JPH0317893A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0317893A JPH0317893A JP1149636A JP14963689A JPH0317893A JP H0317893 A JPH0317893 A JP H0317893A JP 1149636 A JP1149636 A JP 1149636A JP 14963689 A JP14963689 A JP 14963689A JP H0317893 A JPH0317893 A JP H0317893A
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- amplifier
- circuit
- data
- bit line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、データ一致検出回路を備えた半導体記憶装
置に適用して特に有効な技術に関し、例えばＭＯＳ型キ
ャッシュメリに利用して有効な技術に関する。
置に適用して特に有効な技術に関し、例えばＭＯＳ型キ
ャッシュメリに利用して有効な技術に関する。
［従来の技術］
従来、バッファ記憶方式を採用したマイクロコンピュー
タシステムにおいて、ダイナミックＲＡＭ等からなる主
記憶装置内の情報のうち使用頻度の高いものをキャッシ
ュメモリ内に入れておいて、これをキャッシュ・コント
ローラと呼ばれる記憶管理装置によって！ＩＩ御して，
スループットを向上させるようにされていものがある． キャッシュメモリ内には，所望のデータを入れるデータ
メモリ部と、そのデータを検索する際のタグとなるアド
レスを入れるディレクトメモリ部と，外部から供給され
たアドレスのタグ部とディレクトリメモリから読み出さ
れたアドレスタグとを比較するタグ比較器とを備え、タ
グが一致するとキャッシュヒット信号を出力するように
されている。
タシステムにおいて、ダイナミックＲＡＭ等からなる主
記憶装置内の情報のうち使用頻度の高いものをキャッシ
ュメモリ内に入れておいて、これをキャッシュ・コント
ローラと呼ばれる記憶管理装置によって！ＩＩ御して，
スループットを向上させるようにされていものがある． キャッシュメモリ内には，所望のデータを入れるデータ
メモリ部と、そのデータを検索する際のタグとなるアド
レスを入れるディレクトメモリ部と，外部から供給され
たアドレスのタグ部とディレクトリメモリから読み出さ
れたアドレスタグとを比較するタグ比較器とを備え、タ
グが一致するとキャッシュヒット信号を出力するように
されている。
上記キャッシュメモリのように記憶データと外部から供
給されたデータとを比較する機能を有する半導体メモリ
におけるデータ比較を高速化するため、第３図に示すよ
うなデータ一致検出回路が提案されている（特願昭６１
−２６４６３３号）．？なわち、第３図の回路において
、符号ＭＣはアドレスタグを記憶するディレクトリメモ
リを構成するフリップフロップ型メモリセルの１ビット
を示しており、ＷＬはこのメモリセルＭＣを選択するた
めのワード線、ＳＡはメモリセルＭＣが接続された一対
のビット線ＢＬ，ＢＬの電位差を増幅する差動増＠器で
ある。この一致検出回路は，ビット線対ＢＬ，Ｂ工上に
、メモリセルＭＣ内のデータと比較されるべきデータ信
号ｄをゲート制御信号とするＭＯＳスイッチＱｓエ，Ｑ
ｓ，を接続するとともに、ビットＭＢＬ，ＢＬを交差的
に結合するためのＭＯＳスイッチＱＳ，ｌ，ＱＳ４を設
け、ＭＯＳスイッチＱｓ，，Ｑｓ４のゲート端子には上
記比較データ信号ｄの反転借号ｄを入力させてある。
給されたデータとを比較する機能を有する半導体メモリ
におけるデータ比較を高速化するため、第３図に示すよ
うなデータ一致検出回路が提案されている（特願昭６１
−２６４６３３号）．？なわち、第３図の回路において
、符号ＭＣはアドレスタグを記憶するディレクトリメモ
リを構成するフリップフロップ型メモリセルの１ビット
を示しており、ＷＬはこのメモリセルＭＣを選択するた
めのワード線、ＳＡはメモリセルＭＣが接続された一対
のビット線ＢＬ，ＢＬの電位差を増幅する差動増＠器で
ある。この一致検出回路は，ビット線対ＢＬ，Ｂ工上に
、メモリセルＭＣ内のデータと比較されるべきデータ信
号ｄをゲート制御信号とするＭＯＳスイッチＱｓエ，Ｑ
ｓ，を接続するとともに、ビットＭＢＬ，ＢＬを交差的
に結合するためのＭＯＳスイッチＱＳ，ｌ，ＱＳ４を設
け、ＭＯＳスイッチＱｓ，，Ｑｓ４のゲート端子には上
記比較データ信号ｄの反転借号ｄを入力させてある。
従って、比較データ信号ｄがハイレベルにときはＭＯＳ
スイッチＱｓ■とＱｓ２がオンされ、Ｑｓ，とＱｓ４が
オフされる。また、比較データ信号ｄがロウレベルのと
きはＭＯＳスイッチＱ ｓ ，とＱｓ４がオンされ、Ｑ
ｓ■とＱ ｓ ，がオフされてビット線ＢＬ，ＢＬが逆
の関係になって差動増幅器ＳＡに接続される。
スイッチＱｓ■とＱｓ２がオンされ、Ｑｓ，とＱｓ４が
オフされる。また、比較データ信号ｄがロウレベルのと
きはＭＯＳスイッチＱ ｓ ，とＱｓ４がオンされ、Ｑ
ｓ■とＱ ｓ ，がオフされてビット線ＢＬ，ＢＬが逆
の関係になって差動増幅器ＳＡに接続される。
これによって、メモリセルＭＣの記憶データがｒｒ １
ｒｒまたはＩＩ Ｏ Ｉ１いずれの場合においても比
較データ信号ｄと一致したときにのみ差動増幅器ＳＡの
出力線ＯＬがハイレベルになる排他的論理和回路（ＥＸ
−ＮＯＲ）として機能する。
ｒｒまたはＩＩ Ｏ Ｉ１いずれの場合においても比
較データ信号ｄと一致したときにのみ差動増幅器ＳＡの
出力線ＯＬがハイレベルになる排他的論理和回路（ＥＸ
−ＮＯＲ）として機能する。
つまり，第３図の回路は、メモリセルＭＣが選択される
ビット線ＢＬ，ＢＬの電位差が拡がると同時に出力線Ｏ
Ｌ上に比較結果を示す信号をのせることができる． ［発明が解決しようとする課題］ しかしながら，上述したデータ一致検出回路は、差動増
幅器がスタティック型であるため消費電流が大きいとと
もに、出力線ＯＬ上の信号はＥＣＬレベルの振幅しか有
していないため，後段にＥＣＬレベルの信号をＴＴＬレ
ベルの信号に変換するレベル変換回路を必要とし、その
分占有面積が増大するという問題点がある。
ビット線ＢＬ，ＢＬの電位差が拡がると同時に出力線Ｏ
Ｌ上に比較結果を示す信号をのせることができる． ［発明が解決しようとする課題］ しかしながら，上述したデータ一致検出回路は、差動増
幅器がスタティック型であるため消費電流が大きいとと
もに、出力線ＯＬ上の信号はＥＣＬレベルの振幅しか有
していないため，後段にＥＣＬレベルの信号をＴＴＬレ
ベルの信号に変換するレベル変換回路を必要とし、その
分占有面積が増大するという問題点がある。
この発明は上記先願発明の改良に関し、その目的とする
ところは、消費電力が小さくかつ占有面積も少ない高速
のデータ一致検出回路を提供することにある。
ところは、消費電力が小さくかつ占有面積も少ない高速
のデータ一致検出回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては，本明細書の記述および添附図面から明らかに
なるであろう。
ついては，本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ビット線間の電位差を拡大するためのセンス
アンプとして、ＭＯＳＦＥＴからなるダイナミック型ア
ンプを使用するとともに、センスアンプの一方のＮチャ
ネル側コモンソース端子と，一致検出信号の出力線との
間にそれぞれビット線の電位によってオン・オフ制御さ
れるスイッチを，また出力線にはプリチャージ用のＭＯ
ＳＦＥ．Ｔを接続し、予め出力線をプリチャージしてお
いてセンスアンプを選択し，読出しデータに応じてビッ
ト線の電位が上昇もしくは下降したときに，センスアン
プのコモンソース線によってセンスアンプの駆動と同時
に出力線をディスチャージさせるようにするものである
。
アンプとして、ＭＯＳＦＥＴからなるダイナミック型ア
ンプを使用するとともに、センスアンプの一方のＮチャ
ネル側コモンソース端子と，一致検出信号の出力線との
間にそれぞれビット線の電位によってオン・オフ制御さ
れるスイッチを，また出力線にはプリチャージ用のＭＯ
ＳＦＥ．Ｔを接続し、予め出力線をプリチャージしてお
いてセンスアンプを選択し，読出しデータに応じてビッ
ト線の電位が上昇もしくは下降したときに，センスアン
プのコモンソース線によってセンスアンプの駆動と同時
に出力線をディスチャージさせるようにするものである
。
さらに、ビット線の中央すなわち２つのメモリマット間
にセンスアンプを設け、その両側にビット線を交差結合
するスイッチをそれぞれ設けてこのビット線交差接続用
スイッチをマット選択用スイッチと兼用させるようにす
るものである。
にセンスアンプを設け、その両側にビット線を交差結合
するスイッチをそれぞれ設けてこのビット線交差接続用
スイッチをマット選択用スイッチと兼用させるようにす
るものである。
［作用］
上記した手段によれば、センスアンプがダイナミック型
回路で構成され、かつ出力線がプリチャージ方式で酩動
されるため消費電力が低減されるとともに、出力線のレ
ベルをインバータのみによって増幅することができ、セ
ンスアンプの後段にレベル変換回路を設ける必要がなく
占有面積を減少させることができ、しかもセンスアンプ
の能動と同時に出力線のレベルが変化するため高速で一
致検出信号を出力することができる。
回路で構成され、かつ出力線がプリチャージ方式で酩動
されるため消費電力が低減されるとともに、出力線のレ
ベルをインバータのみによって増幅することができ、セ
ンスアンプの後段にレベル変換回路を設ける必要がなく
占有面積を減少させることができ、しかもセンスアンプ
の能動と同時に出力線のレベルが変化するため高速で一
致検出信号を出力することができる。
［実施例］
第１図には本発明に係るデータ一致検出回路の一実施例
が示されている。
が示されている。
？ｌ図の回路においては、符号ＭＣはアドレスタグを記
憶するディレクトリメモリを構成するブリップフロップ
型メモリセルのエビットを示しており、ＷＬはこのメモ
リセルＭＣを選択するためのワード線，ＳＡはメモリセ
ルＭＣが接続された一対のビット線ＢＬ，ＢＬの電位差
を増幅する差動増幅器である。この一致検出回路は、ビ
ット線対ＢＬ，τ工上に，メモリセルＭＣ内のデータと
比較されるべきデータ信号ｄをゲート制御信号とするＭ
ＯＳスイッチＱｓ■，Ｑｓ２を接続するとともに、ビッ
ト線ＢＬ，ＢＬを交差的に結合するためのＭＯＳスイッ
チＱ ｓ ２ ，Ｑ ｓ ４を設け、ＭＯＳスイッチＱ
Ｓ３ １ Ｑ ｓ ４のゲート端子には上記比較デー
タ信号ｄの反転借号ゴを入力させてある。
憶するディレクトリメモリを構成するブリップフロップ
型メモリセルのエビットを示しており、ＷＬはこのメモ
リセルＭＣを選択するためのワード線，ＳＡはメモリセ
ルＭＣが接続された一対のビット線ＢＬ，ＢＬの電位差
を増幅する差動増幅器である。この一致検出回路は、ビ
ット線対ＢＬ，τ工上に，メモリセルＭＣ内のデータと
比較されるべきデータ信号ｄをゲート制御信号とするＭ
ＯＳスイッチＱｓ■，Ｑｓ２を接続するとともに、ビッ
ト線ＢＬ，ＢＬを交差的に結合するためのＭＯＳスイッ
チＱ ｓ ２ ，Ｑ ｓ ４を設け、ＭＯＳスイッチＱ
Ｓ３ １ Ｑ ｓ ４のゲート端子には上記比較デー
タ信号ｄの反転借号ゴを入力させてある。
従って、比較データ信号ｄがハイレベルにときはＭＯＳ
スイッチＱｓ■とＱｓｚがオンされ，Ｑｓ，とＱｓ４が
オフされる。また、比較データ信号ｄがロウレベルのと
きはＭＯＳスイッチＱｓ，とＱｓ４がオンされ，Ｑｓよ
とＱ ｓ ｘがオフされてビット線ＢＬ，Ｂ工が逆の関
係になって差動増幅器Ｓ？に接続される． この実施例においては、上記センスアンプＳＡとしてＣ
ＭＯＳダイナミック型センスアンプを使用している。ま
た、このセンスアンプＳＡを挾んで反対側のビット線Ｂ
Ｌ″，ＢＬ’上にもＭＯＳスイッチＱｓエ〜Ｑｓ４に対
応する交差接続用のＭＯＳスイッチＱｓエ′〜Ｑ ｓ４
’ が設けられている．そして、この実施例では、上記
交差接続用ＭＯＳスイッチＱｓ■〜Ｑｓ，のゲート端子
に、比較データｄ，ｄと左右メモリマットの切換選択用
アドレス信号ａｉとの論理積をとった信号を、またＭ○
ＳスイッチＱ ｓ．ｌ〜Ｑ ｓ，’のゲート端子には、
比較データｄ，ｄと左右メモリマットの切換選択用アド
レス信号ａｉとの論理積をとった信号を供給し、ビット
，ｍＢＬ，ＢＬまたはＢＬ’ ，ＢＬ’のいずれか一方
のみセンスアンプＳＡに接続されるようにして、いわゆ
るシェアードセンスアンプ方式のメモリを構成してある
。
スイッチＱｓ■とＱｓｚがオンされ，Ｑｓ，とＱｓ４が
オフされる。また、比較データ信号ｄがロウレベルのと
きはＭＯＳスイッチＱｓ，とＱｓ４がオンされ，Ｑｓよ
とＱ ｓ ｘがオフされてビット線ＢＬ，Ｂ工が逆の関
係になって差動増幅器Ｓ？に接続される． この実施例においては、上記センスアンプＳＡとしてＣ
ＭＯＳダイナミック型センスアンプを使用している。ま
た、このセンスアンプＳＡを挾んで反対側のビット線Ｂ
Ｌ″，ＢＬ’上にもＭＯＳスイッチＱｓエ〜Ｑｓ４に対
応する交差接続用のＭＯＳスイッチＱｓエ′〜Ｑ ｓ４
’ が設けられている．そして、この実施例では、上記
交差接続用ＭＯＳスイッチＱｓ■〜Ｑｓ，のゲート端子
に、比較データｄ，ｄと左右メモリマットの切換選択用
アドレス信号ａｉとの論理積をとった信号を、またＭ○
ＳスイッチＱ ｓ．ｌ〜Ｑ ｓ，’のゲート端子には、
比較データｄ，ｄと左右メモリマットの切換選択用アド
レス信号ａｉとの論理積をとった信号を供給し、ビット
，ｍＢＬ，ＢＬまたはＢＬ’ ，ＢＬ’のいずれか一方
のみセンスアンプＳＡに接続されるようにして、いわゆ
るシェアードセンスアンプ方式のメモリを構成してある
。
しかも，この実施例では、各センスアンプＳＡのコモン
ソース端子同士がコモンソース４１ＣＳｐとＣＳｎとに
よって共通に接続されているとともに，各センスアンプ
ＳＡのＮチャネル側コモンソース端子と一致検出信号出
力ＭｃＯＬとの間にそれぞれディスチャージ用ＭＯＳＦ
ＥＴ Ｑｄが接続されている。このディスチャージ用
Ｍ Ｏ Ｓ Ｆ Ｅ ＴＱｄのゲート端子にはビット線
ＢＬが接続されているとともに、出力線ＯＬにはプリチ
ャージＭＯＳ Ｑｐと、出力インバータＩＮＶが接続
されている。これによって、各ビット線列ごとの一致検
出信号のワイヤードＮＯＲ回路が構成される。
ソース端子同士がコモンソース４１ＣＳｐとＣＳｎとに
よって共通に接続されているとともに，各センスアンプ
ＳＡのＮチャネル側コモンソース端子と一致検出信号出
力ＭｃＯＬとの間にそれぞれディスチャージ用ＭＯＳＦ
ＥＴ Ｑｄが接続されている。このディスチャージ用
Ｍ Ｏ Ｓ Ｆ Ｅ ＴＱｄのゲート端子にはビット線
ＢＬが接続されているとともに、出力線ＯＬにはプリチ
ャージＭＯＳ Ｑｐと、出力インバータＩＮＶが接続
されている。これによって、各ビット線列ごとの一致検
出信号のワイヤードＮＯＲ回路が構成される。
さらに、この実施例では、ビット線ＢＬ，ＢＬ間の寄生
容量のバランスを保つため，上記ディスチャージ用ＭＯ
ＳＦＥＴ Ｑｄの接続されていないビット線ＢＬに、
ダミーＭＯＳＦＥＴ Ｑｍが接続されている。
容量のバランスを保つため，上記ディスチャージ用ＭＯ
ＳＦＥＴ Ｑｄの接続されていないビット線ＢＬに、
ダミーＭＯＳＦＥＴ Ｑｍが接続されている。
なお、センスアンプＳＡのコモンソース線ＣＳｐおよび
ＣＳｎ上に設けられたＭＯＳＦＥＴ Ｑａ，Ｑｂはセ
ンスアンプＳＡをダイナミック動作させるためのトラン
ジスタ、またセンスアンプのコモンソース線ＣＳｐ，Ｃ
Ｓｎ間に接続さレタＭＯ Ｓ Ｆ Ｅ Ｔ Ｑ Ｑ
１１ Ｑ Ｑ ＊およびＱｅからなる回路ＲＰＣはスタ
ンバイ時にコモンソース線をＶｃｃ／２レベルにプリチ
ャージするハーフプリチャージ回路である． 次に，第２図のタイミングチャートを用いて本実施例の
データ一致検出回路の動作について説明する。
ＣＳｎ上に設けられたＭＯＳＦＥＴ Ｑａ，Ｑｂはセ
ンスアンプＳＡをダイナミック動作させるためのトラン
ジスタ、またセンスアンプのコモンソース線ＣＳｐ，Ｃ
Ｓｎ間に接続さレタＭＯ Ｓ Ｆ Ｅ Ｔ Ｑ Ｑ
１１ Ｑ Ｑ ＊およびＱｅからなる回路ＲＰＣはスタ
ンバイ時にコモンソース線をＶｃｃ／２レベルにプリチ
ャージするハーフプリチャージ回路である． 次に，第２図のタイミングチャートを用いて本実施例の
データ一致検出回路の動作について説明する。
第１図の回路において、メモリセルが選択されないスタ
ンバイ状態では、ハーフプリチャージ回路ＲＰＣによっ
てコモンソース線ＣＳｐおよびＣＳｎはＶ ｃ ｃ ／
２レベルにされている。また、このときビット１１１
Ｂ Ｌ ， Ｂ Ｌ ＋ＪＶ ｃ ｃ ／ ２レベル
にされる．この状態でメモリセルＭＣを選択するような
アドレス信号が供給されて，図示しないデコーダによっ
てワード線選択信号が形成され、ワード線ＷＬが第２図
（Ａ）のようにロウレベルからハイレベルに変化される
と、メモリセルＭＣ内の一対のトランスファゲートＱｔ
よ＋Ｑｔｘがオンされて、セルの保持情報に応じてビッ
ト！ＢＬ，Ｂ変化する。一方、ワード線ＷＬの選択より
も少し送れてＹ系アドレスをデコードするデコーダ（図
示省略）から被選択メモリセルＭＣが接続されたビット
線をセンスアンプＳＡに接続させるべくアドレス信号ａ
ｉがハイレベルに変化される。これによって、ビット線
交差接続用スイッチＭＯＳＱｓ１，Ｑｓ，またはＱＳ３
，Ｑ５１４のいずれか一方が、そのときＡＮＤゲートＧ
ａ，，Ｇａ，に供給されている比較データｄ，ｄに応じ
て選択的にオンされる。
ンバイ状態では、ハーフプリチャージ回路ＲＰＣによっ
てコモンソース線ＣＳｐおよびＣＳｎはＶ ｃ ｃ ／
２レベルにされている。また、このときビット１１１
Ｂ Ｌ ， Ｂ Ｌ ＋ＪＶ ｃ ｃ ／ ２レベル
にされる．この状態でメモリセルＭＣを選択するような
アドレス信号が供給されて，図示しないデコーダによっ
てワード線選択信号が形成され、ワード線ＷＬが第２図
（Ａ）のようにロウレベルからハイレベルに変化される
と、メモリセルＭＣ内の一対のトランスファゲートＱｔ
よ＋Ｑｔｘがオンされて、セルの保持情報に応じてビッ
ト！ＢＬ，Ｂ変化する。一方、ワード線ＷＬの選択より
も少し送れてＹ系アドレスをデコードするデコーダ（図
示省略）から被選択メモリセルＭＣが接続されたビット
線をセンスアンプＳＡに接続させるべくアドレス信号ａ
ｉがハイレベルに変化される。これによって、ビット線
交差接続用スイッチＭＯＳＱｓ１，Ｑｓ，またはＱＳ３
，Ｑ５１４のいずれか一方が、そのときＡＮＤゲートＧ
ａ，，Ｇａ，に供給されている比較データｄ，ｄに応じ
て選択的にオンされる。
また、このスイッチＭＯＳＱｓエ〜Ｑｓ，のオンとほぼ
同期してセンスアンプＳＡの活性化信号Ｓａ，″Ｓａハ
イレベル変化され、コモンソース線ＣＳｐ，ＣＳｎ上の
Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ ａ ， Ｑ ｂがオン
される。すると、第２図（Ｂ）の点線のようにコモンソ
ース線ＣＳｐがｖＣＣに向かって、またコモンソース線
ＣＳｎがＧＮＤに向かってレベルが変化し，これによっ
てセンスアンプＳＡが活性化される。その結果、被選択
メモリセルＭＣの接続されたビット線ＢＬ，ＢＬのレベ
ルが広がり始める．そして、このときディスチャージ用
ＭＯＳ Ｑｄのゲート端子が接続されたビット線側が
ハイレベルになるように上記ビット線交差接続用スイッ
チＭＯＳＱｓエ〜Ｑｓ４の切換えがなされていると、つ
まり読出しデータと比較データｄとが不一致であると、
第２図（Ｂ）のようにビットｍＢＬ，の電位とコモンソ
ース線ＣＳｎの電位の差ΔＶがＭＯＳＦＥＴのしきい値
電圧よりも大きくなったときディスチャージＭＯＳ
Ｑｄがオンされ、予め、ＭＯＳＦＥＴ Ｑｐによって
プリチャージされていた出力線ＯＬがディスチャージさ
れ、インバータＩＮＶの出力（一致検出信号）ＣＨがハ
イレベルにされる。
同期してセンスアンプＳＡの活性化信号Ｓａ，″Ｓａハ
イレベル変化され、コモンソース線ＣＳｐ，ＣＳｎ上の
Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ ａ ， Ｑ ｂがオン
される。すると、第２図（Ｂ）の点線のようにコモンソ
ース線ＣＳｐがｖＣＣに向かって、またコモンソース線
ＣＳｎがＧＮＤに向かってレベルが変化し，これによっ
てセンスアンプＳＡが活性化される。その結果、被選択
メモリセルＭＣの接続されたビット線ＢＬ，ＢＬのレベ
ルが広がり始める．そして、このときディスチャージ用
ＭＯＳ Ｑｄのゲート端子が接続されたビット線側が
ハイレベルになるように上記ビット線交差接続用スイッ
チＭＯＳＱｓエ〜Ｑｓ４の切換えがなされていると、つ
まり読出しデータと比較データｄとが不一致であると、
第２図（Ｂ）のようにビットｍＢＬ，の電位とコモンソ
ース線ＣＳｎの電位の差ΔＶがＭＯＳＦＥＴのしきい値
電圧よりも大きくなったときディスチャージＭＯＳ
Ｑｄがオンされ、予め、ＭＯＳＦＥＴ Ｑｐによって
プリチャージされていた出力線ＯＬがディスチャージさ
れ、インバータＩＮＶの出力（一致検出信号）ＣＨがハ
イレベルにされる。
一方、読出しデータと比較データｄとが一致していると
きは、ＭＯＳＦＥＴ Ｑｄのゲート電圧がロウレベル
になるようにビット線交差接続用スイッチＭＯＳＱｓエ
〜Ｑｓ４の切換えが行われるため、センスアンプの駆動
によりビット線ＢＬ，ＢＬの電位が広がってもＭＯＳＦ
ＥＴ Ｑｄはオフされたままとなり、出力ａＯＬのチ
ャージは引き抜かれない。そのためインバータＩＮＶの
出力（一致検出信号）ＣＨはロウレベリルにされる。
きは、ＭＯＳＦＥＴ Ｑｄのゲート電圧がロウレベル
になるようにビット線交差接続用スイッチＭＯＳＱｓエ
〜Ｑｓ４の切換えが行われるため、センスアンプの駆動
によりビット線ＢＬ，ＢＬの電位が広がってもＭＯＳＦ
ＥＴ Ｑｄはオフされたままとなり、出力ａＯＬのチ
ャージは引き抜かれない。そのためインバータＩＮＶの
出力（一致検出信号）ＣＨはロウレベリルにされる。
なお、インバータＩＮＶの出力が確定した後、センスア
ンプＳＡを活性化させる信号ｓａはロウレベルに変化さ
れ、次にプリチャージ信号ＰＣがハイレベルに変化され
ることによりコモンソース線ＣＳｐ，ＣＳｎおよびビッ
ト線ＢＬ，ＢＬはＶｃ ｃ ／ ２にイコライズされ、
出力！９．ＯＬはＭＯＳＱｐによってＶｃｃレベルにプ
リチャージされる． 以上説明したように上記実施例は，ビット線間の電位差
を拡大するためのセンスアンプとして、ＭＯＳＦＥＴか
らなるダイナミック型アンプを使用するとともに、セン
スアンプの一方のＮチャネル側コモンソース端子と共通
の一致検出信号の出力線との間にそれぞれビット線の電
位によってオン・オフ制御されるスイッチを．また出力
線にはプリチャージ用のＭＯＳＦＥＴを接続し、予め出
力線をプリチャージしておいてセンスアンプを選択し、
読出しデータに応じてビット線の電位が上昇もしくは下
降したときに、センスアンプのコモンソース線によって
センスアンプの能動と同時に出力線をディスチャージさ
せるようにしたので、消費電力が低減されるとともに、
出力線のレベルをインバータのみによって増幅すること
ができ、センスアンプの後段にレベル変換回路を設ける
必要がなく占有面積を減少させることができ、しかもセ
ンスアンプの開動と同時に出力線のレベルが変化するた
め高速で一致検出信号を出力することができるという効
果がある． また、ビット線の中央すなわち２つのメモリマット間に
センスアンプを設け、その両側にビット線をビット線交
差接続するスイッチをそれぞれ設けてこのビット線交差
接続用スイッチをマット選択用スイッチと兼用させるよ
うにしたので、マット切換えのスイッチが不要となり、
かつセンスアンプを半減できるという作用により，更に
占有面積が減少されるという効果がある． さらに、ビット線間の寄生容量のバランスを図るダミー
ＭＯＳＦＥＴを接続したので、センスアンプの動作マー
ジンも低下せず読出し速度も向上する。
ンプＳＡを活性化させる信号ｓａはロウレベルに変化さ
れ、次にプリチャージ信号ＰＣがハイレベルに変化され
ることによりコモンソース線ＣＳｐ，ＣＳｎおよびビッ
ト線ＢＬ，ＢＬはＶｃ ｃ ／ ２にイコライズされ、
出力！９．ＯＬはＭＯＳＱｐによってＶｃｃレベルにプ
リチャージされる． 以上説明したように上記実施例は，ビット線間の電位差
を拡大するためのセンスアンプとして、ＭＯＳＦＥＴか
らなるダイナミック型アンプを使用するとともに、セン
スアンプの一方のＮチャネル側コモンソース端子と共通
の一致検出信号の出力線との間にそれぞれビット線の電
位によってオン・オフ制御されるスイッチを．また出力
線にはプリチャージ用のＭＯＳＦＥＴを接続し、予め出
力線をプリチャージしておいてセンスアンプを選択し、
読出しデータに応じてビット線の電位が上昇もしくは下
降したときに、センスアンプのコモンソース線によって
センスアンプの能動と同時に出力線をディスチャージさ
せるようにしたので、消費電力が低減されるとともに、
出力線のレベルをインバータのみによって増幅すること
ができ、センスアンプの後段にレベル変換回路を設ける
必要がなく占有面積を減少させることができ、しかもセ
ンスアンプの開動と同時に出力線のレベルが変化するた
め高速で一致検出信号を出力することができるという効
果がある． また、ビット線の中央すなわち２つのメモリマット間に
センスアンプを設け、その両側にビット線をビット線交
差接続するスイッチをそれぞれ設けてこのビット線交差
接続用スイッチをマット選択用スイッチと兼用させるよ
うにしたので、マット切換えのスイッチが不要となり、
かつセンスアンプを半減できるという作用により，更に
占有面積が減少されるという効果がある． さらに、ビット線間の寄生容量のバランスを図るダミー
ＭＯＳＦＥＴを接続したので、センスアンプの動作マー
ジンも低下せず読出し速度も向上する。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく，その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく，その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュメモリに
おけるタグ比較器に利用した場合について説明したが、
この発明はそれに限定されるものでなく、検索用メモリ
その他データ比較を必要とする半導体メモリ一般に利用
することができる。
をその背景となった利用分野であるキャッシュメモリに
おけるタグ比較器に利用した場合について説明したが、
この発明はそれに限定されるものでなく、検索用メモリ
その他データ比較を必要とする半導体メモリ一般に利用
することができる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
， すなわち、データ一致検出回路を備えた半導体メモリに
おいてデーター教検出回路の消費電力を低減させるとと
もに占有面積も減らすことができる。
て得られる効果を簡単に説明すれば下記のとおりである
， すなわち、データ一致検出回路を備えた半導体メモリに
おいてデーター教検出回路の消費電力を低減させるとと
もに占有面積も減らすことができる。
第１図は本発明に係るデータ一致検出回路を備えた半導
体メモリの要部の一実施例を示す回路図，第２図はその
回路における各種信号のタイミングを示すタイムチャー
ト， 第３図は従来のデーター紋検出回路の一例を示す回路図
である。 ＭＣ・・・・メモリセル．ＷＬ・・・・ワード線、ＢＬ
，ＢＬ・・・・ビット線、Ｑｓ１〜Ｑｓ，・・・・ビッ
ト線交差接続用スイッチ、ＳＡ・・・・センスアンプ、
ＣＳｐ，ＣＳｎ・・・・コモンソース線、Ｑｄ・・・・
ディスチャージ用ＭＯＳＦＥＴ．Ｑｐ・・・・プリチャ
ージ用ＭＯＳＦＥＴ，ＯＬ・・・・出力線、ＮＰＣ・・
・・ハーフプリチャージ回路。 第２図
体メモリの要部の一実施例を示す回路図，第２図はその
回路における各種信号のタイミングを示すタイムチャー
ト， 第３図は従来のデーター紋検出回路の一例を示す回路図
である。 ＭＣ・・・・メモリセル．ＷＬ・・・・ワード線、ＢＬ
，ＢＬ・・・・ビット線、Ｑｓ１〜Ｑｓ，・・・・ビッ
ト線交差接続用スイッチ、ＳＡ・・・・センスアンプ、
ＣＳｐ，ＣＳｎ・・・・コモンソース線、Ｑｄ・・・・
ディスチャージ用ＭＯＳＦＥＴ．Ｑｐ・・・・プリチャ
ージ用ＭＯＳＦＥＴ，ＯＬ・・・・出力線、ＮＰＣ・・
・・ハーフプリチャージ回路。 第２図
Claims (1)
- 【特許請求の範囲】 １、メモリアレイと、該メモリアレイ内の各記憶セルが
接続されたビット線対間に接続されそのレベル差を増幅
する増幅器とを備えた半導体記憶装置において、上記増
幅器をダイナミック型回路で構成するとともに、上記メ
モリアレイと増幅器との間には、メモリアレイの各列ご
とに、記憶データと比較されるデータに応じてビット線
対を交差的に増幅器に接続可能なビット線交差用スイッ
チ回路を設けることにより、上記増幅回路の出力端子対
には検出結果の一致／不一致に依存してＨ／Ｌが決定さ
れ、その上記増幅回路の出力端子は、予めプリチャージ
されている一致検出信号の出力線をドレイン入力とする
ＭＯＳＦＥＴのゲートに入力され、そのＭＯＳＦＥＴの
ソースは上記増幅回路のコモンソースと接続されてなる
データ一致検出回路を具備したことを特徴とする半導体
記憶装置。 ２、上記メモリアレイ内のビット線中央にそれぞれダイ
ナミック型増幅器を配置して、その両側に各々ビット線
交差用スイッチ回路を設け、該スイッチ回路に比較デー
タとアドレス信号とに基づいて形成した制御信号を供給
して、いずれか一方のビット線対にのみ上記増幅器が接
続されるように構成されていることを特徴とする請求項
１記載の半導体記憶装置。 ３、上記ディスチャージ用トランジスタが接続されてい
ない側のビット線にはダミートランジスタが接続されて
いることを特徴とする請求項１または２記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149636A JPH0317893A (ja) | 1989-06-14 | 1989-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149636A JPH0317893A (ja) | 1989-06-14 | 1989-06-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317893A true JPH0317893A (ja) | 1991-01-25 |
Family
ID=15479559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149636A Pending JPH0317893A (ja) | 1989-06-14 | 1989-06-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0317893A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027133A (ja) * | 2008-07-17 | 2010-02-04 | Nec Electronics Corp | 半導体装置 |
| JP5972501B1 (ja) * | 2013-07-26 | 2016-08-17 | マイクロン テクノロジー， インク． | センシング回路を使用して比較演算を実行するための装置及び方法 |
-
1989
- 1989-06-14 JP JP1149636A patent/JPH0317893A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027133A (ja) * | 2008-07-17 | 2010-02-04 | Nec Electronics Corp | 半導体装置 |
| JP5972501B1 (ja) * | 2013-07-26 | 2016-08-17 | マイクロン テクノロジー， インク． | センシング回路を使用して比較演算を実行するための装置及び方法 |
| US9799378B2 (en) | 2013-07-26 | 2017-10-24 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
| US10056122B2 (en) | 2013-07-26 | 2018-08-21 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
| US10643673B2 (en) | 2013-07-26 | 2020-05-05 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
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