JPH06195977A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06195977A JPH06195977A JP4346832A JP34683292A JPH06195977A JP H06195977 A JPH06195977 A JP H06195977A JP 4346832 A JP4346832 A JP 4346832A JP 34683292 A JP34683292 A JP 34683292A JP H06195977 A JPH06195977 A JP H06195977A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit line
- signal
- write
- input data
- Prior art date
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Abstract
(57)【要約】
【目的】 半導体メモリチップの面積を削減する。
【構成】 ＦＥＴ２７およびＦＥＴ３０の直列回路並び
にＦＥＴ３３およびＦＥＴ３５の直列回路はＩ／Ｏ回路
２３でライトドライバを構成する。このライトドライバ
は書込タイミングにはビット線対Ｂ，バーＢを入力デー
タに応じた電圧に設定する。また、このライトドライバ
はプリチャージタイミングにはビット線対Ｂ，バーＢに
プリチャージ電圧を印加する。
にＦＥＴ３３およびＦＥＴ３５の直列回路はＩ／Ｏ回路
２３でライトドライバを構成する。このライトドライバ
は書込タイミングにはビット線対Ｂ，バーＢを入力デー
タに応じた電圧に設定する。また、このライトドライバ
はプリチャージタイミングにはビット線対Ｂ，バーＢに
プリチャージ電圧を印加する。
Description
【０００１】
【産業上の利用分野】本発明はデータ読み出し時にビッ
ト線をプリチャージする機能を持つ半導体記憶装置に関
するものである。
ト線をプリチャージする機能を持つ半導体記憶装置に関
するものである。
【０００２】
【従来の技術】従来、この種の半導体メモリとして、例
えば、図４に示されるスタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）がある。このようなＳＲＡＭに
おいては、情報が記憶されるメモリセル１が行および列
方向にマトリクス状に配置されている。各メモリセル１
は行方向にワード線によって接続されており、列方向に
ビット線対Ｂ，バーＢによって接続されている。このビ
ット線対は一般的にカラムと呼ばれる。各カラムには直
列にＰチャネルＭＯＳＦＥＴ２が接続されており、読み
出し時にプリチャージ（Ｐｒ）端子にローレベル信号が
入力されることにより、各ＦＥＴ２はオンする。各ＦＥ
Ｔ２がオンすると各ビット線対Ｂ，バーＢの電圧は電源
電圧レベルにセットされ、プリチャージが行われる。
えば、図４に示されるスタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）がある。このようなＳＲＡＭに
おいては、情報が記憶されるメモリセル１が行および列
方向にマトリクス状に配置されている。各メモリセル１
は行方向にワード線によって接続されており、列方向に
ビット線対Ｂ，バーＢによって接続されている。このビ
ット線対は一般的にカラムと呼ばれる。各カラムには直
列にＰチャネルＭＯＳＦＥＴ２が接続されており、読み
出し時にプリチャージ（Ｐｒ）端子にローレベル信号が
入力されることにより、各ＦＥＴ２はオンする。各ＦＥ
Ｔ２がオンすると各ビット線対Ｂ，バーＢの電圧は電源
電圧レベルにセットされ、プリチャージが行われる。
【０００３】入力アドレスに応じてワード線およびビッ
ト線が選択され、選択されたワード線およびビット線に
つながるメモリセル１は、センスアンプ３およびＩ／Ｏ
回路４に接続される。書き込み時には、このＩ／Ｏ回路
４内のＰチャネルＭＯＳＦＥＴ５，６は、ＮＡＮＤ回路
９，１０によってライトイネーブル（Ｗｒ．Ｅｎ）信号
がアクティブの時に入力データＤinに応じて駆動され
る。また、ＮチャネルＭＯＳＦＥＴ７，８は、ＮＯＲ回
路１１，１２およびＮＯＴ回路１３によってＰチャネル
ＭＯＳＦＥＴ５，６と反対のスイッチング状態に制御さ
れる。従って、ビット線対Ｂ，バーＢは各ＦＥＴ５〜８
によって入力データＤinに応じた電圧に設定され、メモ
リセル１に情報が記憶される。一方、読み出し時には、
プリチャージされたビット線対の電位はメモリセル１に
記憶された情報に応じて変化し、この変化がセンスアン
プ３によって増幅される。増幅された読み出しデータＤ
outはＩ／Ｏ回路４内のバッファ１４を介して出力され
る。
ト線が選択され、選択されたワード線およびビット線に
つながるメモリセル１は、センスアンプ３およびＩ／Ｏ
回路４に接続される。書き込み時には、このＩ／Ｏ回路
４内のＰチャネルＭＯＳＦＥＴ５，６は、ＮＡＮＤ回路
９，１０によってライトイネーブル（Ｗｒ．Ｅｎ）信号
がアクティブの時に入力データＤinに応じて駆動され
る。また、ＮチャネルＭＯＳＦＥＴ７，８は、ＮＯＲ回
路１１，１２およびＮＯＴ回路１３によってＰチャネル
ＭＯＳＦＥＴ５，６と反対のスイッチング状態に制御さ
れる。従って、ビット線対Ｂ，バーＢは各ＦＥＴ５〜８
によって入力データＤinに応じた電圧に設定され、メモ
リセル１に情報が記憶される。一方、読み出し時には、
プリチャージされたビット線対の電位はメモリセル１に
記憶された情報に応じて変化し、この変化がセンスアン
プ３によって増幅される。増幅された読み出しデータＤ
outはＩ／Ｏ回路４内のバッファ１４を介して出力され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体メモリにおいては、読み出しに先立ってビッ
ト線をプリチャージしておく必要から、ビット線対Ｂ，
バーＢにＰチャネルＭＯＳＦＥＴ２を特に設けている。
従って、従来構成の半導体メモリにおいては、半導体チ
ップにプリチャージ用トランジスタ素子を形成する領域
が必要とされ、チップ面積は削減されなかった。
来の半導体メモリにおいては、読み出しに先立ってビッ
ト線をプリチャージしておく必要から、ビット線対Ｂ，
バーＢにＰチャネルＭＯＳＦＥＴ２を特に設けている。
従って、従来構成の半導体メモリにおいては、半導体チ
ップにプリチャージ用トランジスタ素子を形成する領域
が必要とされ、チップ面積は削減されなかった。
【０００５】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、情報を記憶する複数
のメモリセルと、これら各メモリセルを行方向に接続す
るワード線と、各メモリセルを列方向に接続するビット
線と、このビット線を介してメモリセルにデータを書き
込む書込回路とを備えた半導体装置において、この書込
回路は、書込入力データおよびプリチャージ信号を入力
して書込タイミングに書込入力データを出力しプリチャ
ージタイミングにプリチャージ信号を出力する信号選択
回路と、この信号選択回路の出力に応じてビット線を所
定電圧に設定するビット線駆動回路とを備えたものであ
る。
を解消するためになされたもので、情報を記憶する複数
のメモリセルと、これら各メモリセルを行方向に接続す
るワード線と、各メモリセルを列方向に接続するビット
線と、このビット線を介してメモリセルにデータを書き
込む書込回路とを備えた半導体装置において、この書込
回路は、書込入力データおよびプリチャージ信号を入力
して書込タイミングに書込入力データを出力しプリチャ
ージタイミングにプリチャージ信号を出力する信号選択
回路と、この信号選択回路の出力に応じてビット線を所
定電圧に設定するビット線駆動回路とを備えたものであ
る。
【０００６】また、入力列アドレスをデコードする列デ
コーダと、この列デコーダのデコード値に応じてビット
線を選択する列選択回路と、列デコーダから列選択回路
に与えられるデコード値を選択信号入力に応じて所定数
のビット線を選択する値に切り換えるデコード値選択回
路とを備えたものである。
コーダと、この列デコーダのデコード値に応じてビット
線を選択する列選択回路と、列デコーダから列選択回路
に与えられるデコード値を選択信号入力に応じて所定数
のビット線を選択する値に切り換えるデコード値選択回
路とを備えたものである。
【０００７】
【作用】ビット線駆動回路はビット線へのデータ書込お
よびビット線に対するプリチャージの双方に使用され、
従来のプリチャージ専用トランジスタは不要になる。
よびビット線に対するプリチャージの双方に使用され、
従来のプリチャージ専用トランジスタは不要になる。
【０００８】また、デコード値選択回路の制御によって
列選択回路が所定数のビット線を選択する場合には、ビ
ット線駆動回路によって所定数のビット線に対して一度
にプリチャージが行われる。
列選択回路が所定数のビット線を選択する場合には、ビ
ット線駆動回路によって所定数のビット線に対して一度
にプリチャージが行われる。
【０００９】
【実施例】図１は本発明の一実施例によるＳＲＡＭの概
略構成を示している。
略構成を示している。
【００１０】メモリセル２１はＣＭＯＳＦＥＴから構成
され、行方向および列方向にマトリクス状に配置されて
いる。そして、各行ごとにワード線によって接続され、
各列ごとにビット線対Ｂ，バーＢによって接続されてい
る。各ワード線はワードドライバを介して行デコーダに
接続されており、行デコーダは入力アドレスに応じてい
ずれか１本のワード線の電圧レベルをハイレベルに設定
する。ハイレベルにドライブされたワード線につながる
メモリセル２１は、ビット線対Ｂ，バーＢに接続され
る。なお、本実施例においては１カラムに対して１ビッ
トの情報が対応させられている。従って、１ワードを８
ビットに構成した場合には、図示される回路構成を１単
位にした８単位の回路構成が１ワードとして形成され
る。
され、行方向および列方向にマトリクス状に配置されて
いる。そして、各行ごとにワード線によって接続され、
各列ごとにビット線対Ｂ，バーＢによって接続されてい
る。各ワード線はワードドライバを介して行デコーダに
接続されており、行デコーダは入力アドレスに応じてい
ずれか１本のワード線の電圧レベルをハイレベルに設定
する。ハイレベルにドライブされたワード線につながる
メモリセル２１は、ビット線対Ｂ，バーＢに接続され
る。なお、本実施例においては１カラムに対して１ビッ
トの情報が対応させられている。従って、１ワードを８
ビットに構成した場合には、図示される回路構成を１単
位にした８単位の回路構成が１ワードとして形成され
る。
【００１１】Ｉ／Ｏ回路２３はビット線対Ｂ，バーＢに
接続にされており、プリチャージタイミングを決定する
プリチャージイネーブル（Ｐｒ．Ｅｎ）信号、書込タイ
ミングを決定するライトイネーブル（Ｗｒ．Ｅｎ）信号
および書込入力データＤinを入力する。また、Ｉ／Ｏ回
路２３は読み出しデータＤout を出力する。
接続にされており、プリチャージタイミングを決定する
プリチャージイネーブル（Ｐｒ．Ｅｎ）信号、書込タイ
ミングを決定するライトイネーブル（Ｗｒ．Ｅｎ）信号
および書込入力データＤinを入力する。また、Ｉ／Ｏ回
路２３は読み出しデータＤout を出力する。
【００１２】入力データＤinはＡＮＤ回路２４の一方の
端子に入力される。ライトイネーブル信号はＮＯＴ回路
２５で反転され、このＡＮＤ回路２４の他方の端子に入
力される。プリチャージイネーブル信号はＮＯＲ回路２
６の一方の端子に入力され、他方の端子にはＡＮＤ回路
２４の出力が入力される。このＮＯＲ回路２６の出力
は、ソースが電源電圧ＶDDに設定されたＰチャネルＭＯ
ＳＦＥＴ２７に与えられる。また、入力データＤinはＮ
ＯＲ回路２８の一方の端子にも入力され、このＮＯＲ回
路２８の他方の入力端子にはＮＯＴ回路２９でさらに反
転されてもとに戻ったライトイネーブル信号が与えられ
る。ＮＯＲ回路２８の出力はソースが接地されたＮチャ
ネルＭＯＳＦＥＴ３０に与えられる。これらＦＥＴ２７
およびＦＥＴ３０は直列に接続されており、各ＦＥＴ２
７，３０の接続点はビット線Ｂに接続されている。
端子に入力される。ライトイネーブル信号はＮＯＴ回路
２５で反転され、このＡＮＤ回路２４の他方の端子に入
力される。プリチャージイネーブル信号はＮＯＲ回路２
６の一方の端子に入力され、他方の端子にはＡＮＤ回路
２４の出力が入力される。このＮＯＲ回路２６の出力
は、ソースが電源電圧ＶDDに設定されたＰチャネルＭＯ
ＳＦＥＴ２７に与えられる。また、入力データＤinはＮ
ＯＲ回路２８の一方の端子にも入力され、このＮＯＲ回
路２８の他方の入力端子にはＮＯＴ回路２９でさらに反
転されてもとに戻ったライトイネーブル信号が与えられ
る。ＮＯＲ回路２８の出力はソースが接地されたＮチャ
ネルＭＯＳＦＥＴ３０に与えられる。これらＦＥＴ２７
およびＦＥＴ３０は直列に接続されており、各ＦＥＴ２
７，３０の接続点はビット線Ｂに接続されている。
【００１３】また、ＮＯＲ回路２８の出力はＡＮＤ回路
３１の一方の端子にも入力され、このＡＮＤ回路３１の
他方の端子にはＮＯＴ回路２５で反転されたライトイネ
ーブル信号が入力される。このＡＮＤ回路３１の出力は
ＮＯＲ回路３２の一方の端子に入力され、この他方の端
子にはプリチャージイネーブル信号が入力される。この
ＮＯＲ回路３２の出力はソースが電源電圧ＶDDに設定さ
れたＰチャネルＭＯＳＦＥＴ３３に与えられる。また、
ＮＯＲ回路２６の出力はＮＯＲ回路３４の一方の端子に
入力され、この他方の端子にはＮＯＴ回路２９で反転さ
れてもとに戻ったライトイネーブル信号が入力される。
このＮＯＲ回路３４の出力はソースが接地されたＮチャ
ネルＭＯＳＦＥＴ３５に与えられる。これらＦＥＴ３３
およびＦＥＴ３５は直列に接続されており、各ＦＥＴ３
３，３５の接続点はビット線バーＢに接続されている。
３１の一方の端子にも入力され、このＡＮＤ回路３１の
他方の端子にはＮＯＴ回路２５で反転されたライトイネ
ーブル信号が入力される。このＡＮＤ回路３１の出力は
ＮＯＲ回路３２の一方の端子に入力され、この他方の端
子にはプリチャージイネーブル信号が入力される。この
ＮＯＲ回路３２の出力はソースが電源電圧ＶDDに設定さ
れたＰチャネルＭＯＳＦＥＴ３３に与えられる。また、
ＮＯＲ回路２６の出力はＮＯＲ回路３４の一方の端子に
入力され、この他方の端子にはＮＯＴ回路２９で反転さ
れてもとに戻ったライトイネーブル信号が入力される。
このＮＯＲ回路３４の出力はソースが接地されたＮチャ
ネルＭＯＳＦＥＴ３５に与えられる。これらＦＥＴ３３
およびＦＥＴ３５は直列に接続されており、各ＦＥＴ３
３，３５の接続点はビット線バーＢに接続されている。
【００１４】このような構成において、入力アドレスに
応じて特定のワード線およびビット線対Ｂ，バーＢが選
択される。さらに、選択されたワード線およびビット線
対Ｂ，バーＢによって１つのメモリセル２１が特定さ
れ、このメモリセル２１はセンスアンプ２２およびＩ／
Ｏ回路２３に接続される。特定されたメモリセル２１に
対する書き込みおよび読み出しは、このＩ／０回路２３
をインターフェースとして行われる。
応じて特定のワード線およびビット線対Ｂ，バーＢが選
択される。さらに、選択されたワード線およびビット線
対Ｂ，バーＢによって１つのメモリセル２１が特定さ
れ、このメモリセル２１はセンスアンプ２２およびＩ／
Ｏ回路２３に接続される。特定されたメモリセル２１に
対する書き込みおよび読み出しは、このＩ／０回路２３
をインターフェースとして行われる。
【００１５】Ｉ／Ｏ回路２３に入力されるライトイネー
ブル信号は図２（ｂ）に示され、同図（ａ）に示すクロ
ック信号の立ち下がりに応じてローレベルになり、この
クロック信号の立上がりに応じてハイレベルになる。ま
た、プリチャージタイミングを決定するプリチャージイ
ネーブル信号は同図（ｄ）に示され、ライトイネーブル
信号と同様に、クロック信号の立ち下がりに応じてロー
レベルになり、クロック信号の立上がりに応じてハイレ
ベルになる。ライトイネーブル信号は、ハイレベルが非
活性なニゲート状態に相当し、ローレベルが活性なアサ
ート状態に相当している。また、プリチャージイネーブ
ル信号は、これと反対に、ハイレベルがアサート状態に
相当し、ローレベルがニゲート状態に相当している。
ブル信号は図２（ｂ）に示され、同図（ａ）に示すクロ
ック信号の立ち下がりに応じてローレベルになり、この
クロック信号の立上がりに応じてハイレベルになる。ま
た、プリチャージタイミングを決定するプリチャージイ
ネーブル信号は同図（ｄ）に示され、ライトイネーブル
信号と同様に、クロック信号の立ち下がりに応じてロー
レベルになり、クロック信号の立上がりに応じてハイレ
ベルになる。ライトイネーブル信号は、ハイレベルが非
活性なニゲート状態に相当し、ローレベルが活性なアサ
ート状態に相当している。また、プリチャージイネーブ
ル信号は、これと反対に、ハイレベルがアサート状態に
相当し、ローレベルがニゲート状態に相当している。
【００１６】本実施例におけるＳＲＡＭの書き込み動作
は以下のごとく行われる。
は以下のごとく行われる。
【００１７】入力データＤinは、ライトイネーブル信号
のローレベル時つまり書込タイミングに、ＡＮＤ回路２
４からＮＯＲ回路２６へ出力される。ライトイネーブル
信号の活性時にはプリチャージイネーブル信号は非活性
状態であるため、ＮＯＲ回路２６はライトイネーブル信
号が活性な時にはＡＮＤ回路２４からの入力データＤin
を出力する。また、プリチャージ信号が活性な時には、
ＮＯＲ回路２６はプリチャージ信号を出力する。従っ
て、ＰチャネルＭＯＳＦＥＴ２７は、ライトイネーブル
信号が活性な時に入力データＤinに応じてオン・オフ制
御される。また、ＮチャネルＭＯＳＦＥＴ３０は、ＮＯ
Ｒ回路２８によってＰチャネルＭＯＳＦＥＴ２７と反対
のスイッチング状態に制御される。
のローレベル時つまり書込タイミングに、ＡＮＤ回路２
４からＮＯＲ回路２６へ出力される。ライトイネーブル
信号の活性時にはプリチャージイネーブル信号は非活性
状態であるため、ＮＯＲ回路２６はライトイネーブル信
号が活性な時にはＡＮＤ回路２４からの入力データＤin
を出力する。また、プリチャージ信号が活性な時には、
ＮＯＲ回路２６はプリチャージ信号を出力する。従っ
て、ＰチャネルＭＯＳＦＥＴ２７は、ライトイネーブル
信号が活性な時に入力データＤinに応じてオン・オフ制
御される。また、ＮチャネルＭＯＳＦＥＴ３０は、ＮＯ
Ｒ回路２８によってＰチャネルＭＯＳＦＥＴ２７と反対
のスイッチング状態に制御される。
【００１８】例えば、入力データＤinがハイレベルの場
合には、書込タイミングにＡＮＤ回路２４からハイレベ
ル信号が出力され、ＮＯＲ回路２６はこのハイレベル信
号を反転したローレベル信号をＦＥＴ２７へ出力する。
ＰチャネルＭＯＳＦＥＴ２７はこのローレベル信号受け
てオン状態になる。また、ＮＯＲ回路２８はこのハイレ
ベルの入力データＤinを受け、書込タイミングにローレ
ベル信号をＦＥＴ３０へ出力する。ＮチャネルＭＯＳＦ
ＥＴ３０はこのローレベル信号受けてオフ状態になる。
従って、ビット線ＢにはＦＥＴ２７を介して電源電圧Ｖ
DDが供給される。
合には、書込タイミングにＡＮＤ回路２４からハイレベ
ル信号が出力され、ＮＯＲ回路２６はこのハイレベル信
号を反転したローレベル信号をＦＥＴ２７へ出力する。
ＰチャネルＭＯＳＦＥＴ２７はこのローレベル信号受け
てオン状態になる。また、ＮＯＲ回路２８はこのハイレ
ベルの入力データＤinを受け、書込タイミングにローレ
ベル信号をＦＥＴ３０へ出力する。ＮチャネルＭＯＳＦ
ＥＴ３０はこのローレベル信号受けてオフ状態になる。
従って、ビット線ＢにはＦＥＴ２７を介して電源電圧Ｖ
DDが供給される。
【００１９】また、ＡＮＤ回路３１は、ＮＯＲ回路２８
からのデータ、つまり、入力データＤinの反転信号を書
込タイミングに出力する。ＮＯＲ回路３２はこの信号出
力を受けてそのまま入力データＤinの反転信号をＦＥＴ
３３へ出力する。従って、ＰチャネルＭＯＳＦＥＴ３３
はライトイネーブル信号が活性な時に入力データＤinに
応じてオン・オフ制御される。また、ＮチャネルＭＯＳ
ＦＥＴ３５は、ＮＯＲ回路３４がＮＯＲ回路２６から出
力される入力データＤinの反転信号を入力することによ
り、ＰチャネルＭＯＳＦＥＴ３３と反対のスイッチング
状態に制御される。
からのデータ、つまり、入力データＤinの反転信号を書
込タイミングに出力する。ＮＯＲ回路３２はこの信号出
力を受けてそのまま入力データＤinの反転信号をＦＥＴ
３３へ出力する。従って、ＰチャネルＭＯＳＦＥＴ３３
はライトイネーブル信号が活性な時に入力データＤinに
応じてオン・オフ制御される。また、ＮチャネルＭＯＳ
ＦＥＴ３５は、ＮＯＲ回路３４がＮＯＲ回路２６から出
力される入力データＤinの反転信号を入力することによ
り、ＰチャネルＭＯＳＦＥＴ３３と反対のスイッチング
状態に制御される。
【００２０】例えば、入力データＤinがハイレベルの場
合には、書込タイミングにＡＮＤ回路３１からローレベ
ル信号が出力され、ＮＯＲ回路３２はこのローレベル信
号を反転したハイレベル信号をＦＥＴ３３へ出力する。
ＰチャネルＭＯＳＦＥＴ３３はこのハイレベル信号受け
てオフ状態になる。また、ＮＯＲ回路３４は、ＮＯＲ回
路２６からハイレベルの入力データＤinが反転されたロ
ーレベル信号を受け、書込タイミングにハイレベル信号
をＦＥＴ３５へ出力する。ＮチャネルＭＯＳＦＥＴ３５
はこのハイレベル信号を受けてオン状態になる。従っ
て、ビット線バーＢにはＦＥＴ３５を介して接地電圧が
供給される。
合には、書込タイミングにＡＮＤ回路３１からローレベ
ル信号が出力され、ＮＯＲ回路３２はこのローレベル信
号を反転したハイレベル信号をＦＥＴ３３へ出力する。
ＰチャネルＭＯＳＦＥＴ３３はこのハイレベル信号受け
てオフ状態になる。また、ＮＯＲ回路３４は、ＮＯＲ回
路２６からハイレベルの入力データＤinが反転されたロ
ーレベル信号を受け、書込タイミングにハイレベル信号
をＦＥＴ３５へ出力する。ＮチャネルＭＯＳＦＥＴ３５
はこのハイレベル信号を受けてオン状態になる。従っ
て、ビット線バーＢにはＦＥＴ３５を介して接地電圧が
供給される。
【００２１】このため、ビット線対Ｂ，バーＢは、図２
（ｃ）に示すように、ライトイネーブル信号のアサート
時に、ライトイネーブル信号の立ち下がりから一定時間
遅れて入力データＤinに応じた電圧にそれぞれ設定され
る。この結果、ワード線およびビット線対によって選択
された特定のメモリセル１１には、ビット線対Ｂ，バー
Ｂの設定電位に応じた情報が書き込まれる。
（ｃ）に示すように、ライトイネーブル信号のアサート
時に、ライトイネーブル信号の立ち下がりから一定時間
遅れて入力データＤinに応じた電圧にそれぞれ設定され
る。この結果、ワード線およびビット線対によって選択
された特定のメモリセル１１には、ビット線対Ｂ，バー
Ｂの設定電位に応じた情報が書き込まれる。
【００２２】一方、本実施例におけるＳＲＡＭのプリチ
ャージ動作は以下のごとく行われる。
ャージ動作は以下のごとく行われる。
【００２３】まず、読み出し動作に先立ち、ビット線対
Ｂ，バーＢを所定の電圧にリセットするためのプリチャ
ージが各ビット線対に対して行われる。このプリチャー
ジは図２（ｄ）に示すプリチャージイネーブル信号のハ
イレベル時に行われる。従って、プリチャージタイミン
グにおいては、図１に示すＩ／Ｏ回路２３内のＮＯＲ回
路２６およびＮＯＲ回路３２の各一方の入力にはハイレ
ベル信号が与えられる。このため、プリチャージタイミ
ングにおいては、他方の端子に入力される信号の如何に
かかわらず、各ＮＯＲ回路２６，３２からはローレベル
信号が出力され、このローレベル信号が各ＰチャネルＭ
ＯＳＦＥＴ２７，３３に与えられる。従って、各ＦＥＴ
２７，３３はオン状態になる。
Ｂ，バーＢを所定の電圧にリセットするためのプリチャ
ージが各ビット線対に対して行われる。このプリチャー
ジは図２（ｄ）に示すプリチャージイネーブル信号のハ
イレベル時に行われる。従って、プリチャージタイミン
グにおいては、図１に示すＩ／Ｏ回路２３内のＮＯＲ回
路２６およびＮＯＲ回路３２の各一方の入力にはハイレ
ベル信号が与えられる。このため、プリチャージタイミ
ングにおいては、他方の端子に入力される信号の如何に
かかわらず、各ＮＯＲ回路２６，３２からはローレベル
信号が出力され、このローレベル信号が各ＰチャネルＭ
ＯＳＦＥＴ２７，３３に与えられる。従って、各ＦＥＴ
２７，３３はオン状態になる。
【００２４】また、プリチャージ信号がハイレベルの時
には図２に示すようにライトイネーブル信号もハイレベ
ルである。このため、このライトイネーブル信号を一方
の端子に入力するＮＯＲ回路２８の出力は、プリチャー
ジタイミングにおいて他方の端子に入力される信号の如
何にかかわらずローレベルになる。従って、このローレ
ベル信号を入力するＮチャネルＭＯＳＦＥＴ３０は、プ
リチャージタイミングにはオフ状態になる。また、ＮＯ
Ｒ回路３４の一方の端子にもライトイネーブル信号が与
えられているため、ＮＯＲ回路３４はプリチャージタイ
ミングにおいて他方の端子に入力される信号の如何にか
かわらずローレベル信号を出力する。従って、このロー
レベル信号を入力するＮチャネルＭＯＳＦＥＴ３５もプ
リチャージタイミングにはオフ状態になる。
には図２に示すようにライトイネーブル信号もハイレベ
ルである。このため、このライトイネーブル信号を一方
の端子に入力するＮＯＲ回路２８の出力は、プリチャー
ジタイミングにおいて他方の端子に入力される信号の如
何にかかわらずローレベルになる。従って、このローレ
ベル信号を入力するＮチャネルＭＯＳＦＥＴ３０は、プ
リチャージタイミングにはオフ状態になる。また、ＮＯ
Ｒ回路３４の一方の端子にもライトイネーブル信号が与
えられているため、ＮＯＲ回路３４はプリチャージタイ
ミングにおいて他方の端子に入力される信号の如何にか
かわらずローレベル信号を出力する。従って、このロー
レベル信号を入力するＮチャネルＭＯＳＦＥＴ３５もプ
リチャージタイミングにはオフ状態になる。
【００２５】この結果、プリチャージタイミングにおい
ては、ビット線対Ｂ，バーＢにはＦＥＴ２７，３３を介
して電源電圧ＶDDが供給され、プリチャージがＩ／Ｏ回
路２３によって行われる。ビット線対に対するプリチャ
ージ後、読み出し動作が行われ、ワード線およびビット
線対Ｂ，バーＢによって選択された特定のメモリセル２
１は、プリチャージ電位に設定されたビット線対Ｂ，バ
ーＢを記憶した情報に応じた電位に変化させる。この電
位変化はセンスアンプ２２により増幅され、Ｉ／Ｏ回路
２３内のバッファ３６を介して出力される。
ては、ビット線対Ｂ，バーＢにはＦＥＴ２７，３３を介
して電源電圧ＶDDが供給され、プリチャージがＩ／Ｏ回
路２３によって行われる。ビット線対に対するプリチャ
ージ後、読み出し動作が行われ、ワード線およびビット
線対Ｂ，バーＢによって選択された特定のメモリセル２
１は、プリチャージ電位に設定されたビット線対Ｂ，バ
ーＢを記憶した情報に応じた電位に変化させる。この電
位変化はセンスアンプ２２により増幅され、Ｉ／Ｏ回路
２３内のバッファ３６を介して出力される。
【００２６】このように本実施例においては、ライトド
ライバを構成するＦＥＴ２７およびＦＥＴ３０の直列回
路並びにＦＥＴ３３およびＦＥＴ３５の直列回路によ
り、各ビット線対へのデータ書込およびビット線対に対
するプリチャージの双方が行われる。すなわち、ビット
線対に直列接続された従来のプリチャージ専用のＰチャ
ネルＭＯＳＦＥＴに代わり、Ｉ／Ｏ回路２３内のＰチャ
ネルＭＯＳＦＥＴ２７，３３がプリチャージに兼用さ
れ、従来のプリチャージ専用のＰチャネルＭＯＳＦＥＴ
は不要になる。この従来のＰチャネルＭＯＳＦＥＴは各
ビット線ごとに相当数設けられており、半導体メモリチ
ップ上で大きな面積を占めていた。これに対し、本実施
例でプリチャージに使用されるＰチャネルＭＯＳＦＥＴ
は、上記のようにライトドライバとして用いられるＰチ
ャネルＭＯＳＦＥＴ２７，３３と兼用されるため、従来
プリチャージ専用に設けられたＰチャネルＭＯＳＦＥＴ
の素子形成領域は半導体メモリチップから削除される。
この結果、メモリチップ面積は削減される。
ライバを構成するＦＥＴ２７およびＦＥＴ３０の直列回
路並びにＦＥＴ３３およびＦＥＴ３５の直列回路によ
り、各ビット線対へのデータ書込およびビット線対に対
するプリチャージの双方が行われる。すなわち、ビット
線対に直列接続された従来のプリチャージ専用のＰチャ
ネルＭＯＳＦＥＴに代わり、Ｉ／Ｏ回路２３内のＰチャ
ネルＭＯＳＦＥＴ２７，３３がプリチャージに兼用さ
れ、従来のプリチャージ専用のＰチャネルＭＯＳＦＥＴ
は不要になる。この従来のＰチャネルＭＯＳＦＥＴは各
ビット線ごとに相当数設けられており、半導体メモリチ
ップ上で大きな面積を占めていた。これに対し、本実施
例でプリチャージに使用されるＰチャネルＭＯＳＦＥＴ
は、上記のようにライトドライバとして用いられるＰチ
ャネルＭＯＳＦＥＴ２７，３３と兼用されるため、従来
プリチャージ専用に設けられたＰチャネルＭＯＳＦＥＴ
の素子形成領域は半導体メモリチップから削除される。
この結果、メモリチップ面積は削減される。
【００２７】図３は本発明の他の実施例によるＳＲＡＭ
の概略構成を示す図である。上記実施例では１つのビッ
ト情報を１つのカラムに対応させて情報を記憶する場合
について説明したが、本実施例では、１つのビット情報
を４カラムに対応させて情報を記憶する場合について説
明する。
の概略構成を示す図である。上記実施例では１つのビッ
ト情報を１つのカラムに対応させて情報を記憶する場合
について説明したが、本実施例では、１つのビット情報
を４カラムに対応させて情報を記憶する場合について説
明する。
【００２８】メモリセル４１は行方向および列方向にマ
トリクス状に配置されており、各行ごとにワード線によ
って接続され、各列ごとにビット線対Ｂ，バーＢによっ
て接続されている。各ワード線はワードドライバ４２を
介して行デコーダ４３に接続されており、行デコーダ４
３は入力アドレスに応じていずれか１本のワード線の電
圧レベルをハイレベルに設定する。ハイレベルにドライ
ブされたワード線につながるメモリセル４１は、ビット
線対Ｂ，バーＢに接続される。また、各ビット線対Ｂ，
バーＢはＮチャネルＭＯＳＦＥＴからなるカラムセレク
タ４４に接続されており、このカラムセレクタ４４はデ
コード値選択回路４５を介してカラムデコーダ４６に接
続されている。
トリクス状に配置されており、各行ごとにワード線によ
って接続され、各列ごとにビット線対Ｂ，バーＢによっ
て接続されている。各ワード線はワードドライバ４２を
介して行デコーダ４３に接続されており、行デコーダ４
３は入力アドレスに応じていずれか１本のワード線の電
圧レベルをハイレベルに設定する。ハイレベルにドライ
ブされたワード線につながるメモリセル４１は、ビット
線対Ｂ，バーＢに接続される。また、各ビット線対Ｂ，
バーＢはＮチャネルＭＯＳＦＥＴからなるカラムセレク
タ４４に接続されており、このカラムセレクタ４４はデ
コード値選択回路４５を介してカラムデコーダ４６に接
続されている。
【００２９】カラムデコーダ４６は入力アドレスからい
ずれか１つのカラムを選択するデコード値を出力する。
このデコード値はデコード値選択回路４５を構成するＯ
Ｒ回路４７の一方の端子に入力される。このＯＲ回路４
７の他方の端子にはｓｅｌ端子が接続されており、ｓｅ
ｌ端子に入力される選択信号がローレベルの時には、デ
コード値選択回路４５はカラムデコーダ４６の出力した
デコード値をそのままカラムセレクタ４４へ出力する。
従って、カラムセレクタ４４はこのデコード値に応じて
いずれか１つのカラムを選択し、選択されたカラムのビ
ット線対Ｂ，バーＢはデータ線を介してセンスアンプ４
７およびＩ／Ｏ回路４８に接続される。また、ｓｅｌ端
子に入力される選択信号がハイレベルになると、各ＮＯ
Ｒ回路４７の全出力は他入力の如何にかかわらずハイレ
ベルになる。従って、この選択信号入力によってカラム
セレクタ４４を構成する全てのＮチャネルＭＯＳＦＥＴ
はオンし、カラムセレクタ４４は全カラムを選択する。
このため、全てのビット線対Ｂ，バーＢがデータ線を介
してセンスアンプ４７およびＩ／Ｏ回路４８に接続され
る。
ずれか１つのカラムを選択するデコード値を出力する。
このデコード値はデコード値選択回路４５を構成するＯ
Ｒ回路４７の一方の端子に入力される。このＯＲ回路４
７の他方の端子にはｓｅｌ端子が接続されており、ｓｅ
ｌ端子に入力される選択信号がローレベルの時には、デ
コード値選択回路４５はカラムデコーダ４６の出力した
デコード値をそのままカラムセレクタ４４へ出力する。
従って、カラムセレクタ４４はこのデコード値に応じて
いずれか１つのカラムを選択し、選択されたカラムのビ
ット線対Ｂ，バーＢはデータ線を介してセンスアンプ４
７およびＩ／Ｏ回路４８に接続される。また、ｓｅｌ端
子に入力される選択信号がハイレベルになると、各ＮＯ
Ｒ回路４７の全出力は他入力の如何にかかわらずハイレ
ベルになる。従って、この選択信号入力によってカラム
セレクタ４４を構成する全てのＮチャネルＭＯＳＦＥＴ
はオンし、カラムセレクタ４４は全カラムを選択する。
このため、全てのビット線対Ｂ，バーＢがデータ線を介
してセンスアンプ４７およびＩ／Ｏ回路４８に接続され
る。
【００３０】Ｉ／Ｏ回路４８は前記実施例におけるＩ／
Ｏ回路２３と同様に構成されている。従って、書き込み
および読み出し動作は上記実施例と同様にして行われる
が、プリチャージは次のように行われる。つまり、プリ
チャージ信号がアサート状態になる時にｓｅｌ端子にハ
イレベルの選択信号が入力される。このため、カラムセ
レクタ４４は、プリチャージタイミングにはデコード値
選択回路４５の制御によって全カラム選択状態に設定さ
れる。従って、Ｉ／Ｏ回路４８から前述のように出力さ
れるプリチャージ電圧はデータ線を介して全カラムのビ
ット線対Ｂ，バーＢに印加される。従って、１ビット情
報に複数カラムを対応させて情報を記憶する本実施例の
場合においては、全カラムのビット線対に対して一度に
プリチャージが行われる。
Ｏ回路２３と同様に構成されている。従って、書き込み
および読み出し動作は上記実施例と同様にして行われる
が、プリチャージは次のように行われる。つまり、プリ
チャージ信号がアサート状態になる時にｓｅｌ端子にハ
イレベルの選択信号が入力される。このため、カラムセ
レクタ４４は、プリチャージタイミングにはデコード値
選択回路４５の制御によって全カラム選択状態に設定さ
れる。従って、Ｉ／Ｏ回路４８から前述のように出力さ
れるプリチャージ電圧はデータ線を介して全カラムのビ
ット線対Ｂ，バーＢに印加される。従って、１ビット情
報に複数カラムを対応させて情報を記憶する本実施例の
場合においては、全カラムのビット線対に対して一度に
プリチャージが行われる。
【００３１】このように本実施例においても、Ｉ／Ｏ回
路４８内のライトドライバのＰチャネルＭＯＳＦＥＴ
は、ビット線対Ｂ，バーＢへのデータ書込および各ビッ
ト線対Ｂ，バーＢに対するプリチャージの双方に使用さ
れる。このため、従来プリチャージ専用に設けられたＰ
チャネルＭＯＳＦＥＴは不要になり、本実施例において
もメモリチップの面積は削減され、上記実施例と同様な
効果が奏される。
路４８内のライトドライバのＰチャネルＭＯＳＦＥＴ
は、ビット線対Ｂ，バーＢへのデータ書込および各ビッ
ト線対Ｂ，バーＢに対するプリチャージの双方に使用さ
れる。このため、従来プリチャージ専用に設けられたＰ
チャネルＭＯＳＦＥＴは不要になり、本実施例において
もメモリチップの面積は削減され、上記実施例と同様な
効果が奏される。
【００３２】
【発明の効果】以上説明したように本発明によれば、ビ
ット線駆動回路はビット線へのデータ書込およびビット
線に対するプリチャージの双方に使用され、従来のプリ
チャージ専用のトランジスタは不要になる。また、デコ
ード値選択回路の制御によって列選択回路が所定数のビ
ット線を選択する場合には、ビット線駆動回路によって
所定数のビット線に対して一度にプリチャージが行われ
る。このため、半導体記憶装置を形成する半導体メモリ
チップからプリチャージ専用トランジスタの素子形成領
域が削除され、メモリチップの面積は削減される。
ット線駆動回路はビット線へのデータ書込およびビット
線に対するプリチャージの双方に使用され、従来のプリ
チャージ専用のトランジスタは不要になる。また、デコ
ード値選択回路の制御によって列選択回路が所定数のビ
ット線を選択する場合には、ビット線駆動回路によって
所定数のビット線に対して一度にプリチャージが行われ
る。このため、半導体記憶装置を形成する半導体メモリ
チップからプリチャージ専用トランジスタの素子形成領
域が削除され、メモリチップの面積は削減される。
【図１】本発明の一実施例によるＳＲＡＭの概略構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図２】一実施例におけるＳＲＡＭ各部の信号を示すタ
イミングチャートである。
イミングチャートである。
【図３】本発明の他の実施例によるＳＲＡＭの概略構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図４】従来のＳＲＡＭの概略構成を示す回路ブロック
図である。
図である。
２１…メモリセル、２２…センスアンプ、２３…Ｉ／Ｏ
回路、２４，３１…ＡＮＤ回路、２５，２９…ＮＯＴ回
路、２６，２８，３２，３４…ＮＯＲ回路、２７，３３
…ＰチャネルＭＯＳＦＥＴ、３０，３５…ＮチャネルＭ
ＯＳＦＥＴ、３６…バッファ。
回路、２４，３１…ＡＮＤ回路、２５，２９…ＮＯＴ回
路、２６，２８，３２，３４…ＮＯＲ回路、２７，３３
…ＰチャネルＭＯＳＦＥＴ、３０，３５…ＮチャネルＭ
ＯＳＦＥＴ、３６…バッファ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 11/34 ３５３ Ｆ
Claims (4)
- 【請求項１】 情報を記憶する複数のメモリセルと、こ
れら各メモリセルを行方向に接続するワード線と、前記
各メモリセルを列方向に接続するビット線と、このビッ
ト線を介して前記メモリセルにデータを書き込む書込回
路とを備えた半導体記憶装置において、 前記書込回路は、書込入力データおよびプリチャージ信
号を入力して書込タイミングに書込入力データを出力し
プリチャージタイミングにプリチャージ信号を出力する
信号選択回路と、この信号選択回路の出力に応じて前記
ビット線を所定電圧に設定するビット線駆動回路とを備
えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記信号選択回路は、書込タイミングに
書込入力データを出力する第１のゲート回路と、プリチ
ャージ信号および前記第１のゲート回路から出力される
書込入力データの論理和を出力する第２のゲート回路と
からなり、 前記ビット線駆動回路は二基準電圧間をスイッチングす
るトランジスタからなり、前記第２のゲート回路から出
力される信号が書込入力データの場合には前記ビット線
を書込入力データに応じた電圧に設定し、前記第２のゲ
ート回路から出力される信号がプリチャージ信号の場合
には前記ビット線を前記二基準電圧のうちのいずれか一
方の電圧にプリチャージすることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記信号選択回路は、書込タイミングに
書込入力データを出力する第１のゲート回路と、プリチ
ャージ信号および前記第１のゲート回路から出力される
書込入力データの論理和を反転して出力する第２のゲー
ト回路と、書込タイミングに書込入力データの反転信号
を出力する第３のゲート回路とからなり、 前記ビット線駆動回路は、ドレインが一基準電圧に設定
されゲートが前記第２のゲート回路の出力に接続された
第１導電型チャネルを持つ第１のトランジスタと、ドレ
インがこの第１のトランジスタのソースおよびビット線
に接続されゲートが前記第３のゲート回路の出力に接続
されソースが他基準電圧に設定された第２導電型チャネ
ル持つ第２のトランジスタとからなることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】 入力列アドレスをデコードする列デコー
ダと、この列デコーダのデコード値に応じて前記ビット
線を選択する列選択回路と、前記列デコーダから前記列
選択回路に与えられるデコード値を選択信号入力に応じ
て所定数の前記ビット線を選択する値に切り換えるデコ
ード値選択回路とを備えたことを特徴とする請求項１か
ら請求項３のいずれか１項に記載した半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346832A JPH06195977A (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346832A JPH06195977A (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195977A true JPH06195977A (ja) | 1994-07-15 |
Family
ID=18386113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346832A Pending JPH06195977A (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195977A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228523B1 (ko) * | 1996-08-06 | 1999-11-01 | 윤종용 | 라이트 드라이버 |
| US7120076B2 (en) | 2003-07-31 | 2006-10-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7821845B2 (en) | 2007-08-02 | 2010-10-26 | Samsung Electronics Co., Ltd. | Write driver circuit of an unmuxed bit line scheme |
| JP2012238373A (ja) * | 2011-04-26 | 2012-12-06 | Soytec | スイッチトランジスタを有しない差動センス増幅器 |
| US9111593B2 (en) | 2011-04-26 | 2015-08-18 | Soitec | Differential sense amplifier without dedicated precharge transistors |
-
1992
- 1992-12-25 JP JP4346832A patent/JPH06195977A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228523B1 (ko) * | 1996-08-06 | 1999-11-01 | 윤종용 | 라이트 드라이버 |
| US7120076B2 (en) | 2003-07-31 | 2006-10-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7821845B2 (en) | 2007-08-02 | 2010-10-26 | Samsung Electronics Co., Ltd. | Write driver circuit of an unmuxed bit line scheme |
| JP2012238373A (ja) * | 2011-04-26 | 2012-12-06 | Soytec | スイッチトランジスタを有しない差動センス増幅器 |
| US8953399B2 (en) | 2011-04-26 | 2015-02-10 | Soitech | Differential sense amplifier without dedicated pass-gate transistors |
| US9111593B2 (en) | 2011-04-26 | 2015-08-18 | Soitec | Differential sense amplifier without dedicated precharge transistors |
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