JPH0317899A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0317899A JPH0317899A JP1152948A JP15294889A JPH0317899A JP H0317899 A JPH0317899 A JP H0317899A JP 1152948 A JP1152948 A JP 1152948A JP 15294889 A JP15294889 A JP 15294889A JP H0317899 A JPH0317899 A JP H0317899A
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- JP
- Japan
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- lines
- cell array
- bit
- word lines
- word
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は冗長回路（リダンダンシ）をもつ半導体メモリ
に関する。
に関する。
（従来の技術）
近時大容量メモリでは、製造時に欠陥があった場合、こ
れを不良品とせず、通常アクセスするメモリセル以外に
あって正常なメモリセルとおきかえる冗長セルを有する
ことにより，不良セルを救済するものがある．このため
の冗長セルは，第６図のようにメモリセルアレイ１に対
し冗長ロー（リダンダンシロー）ｉ、冗長力ラム（リダ
ンダンシカラム）ｊとしてもたせる場合が多い。ここで
例えば４本のローと４本のカラムリダンダンシをもって
いるとすると，第７図（ａ）の実線と×印で示す不良が
あった場合、第７図（ｂ）のように，これらの不良を含
むローカラムをリダンダンシローｉとカラムｊにおきか
えることにより、良品とすることができる．第８図は従
来のＥＰＲＯＭを示し、１１はメモリセルアレイ、１２
，・・・はワード線，１３，・・・はビット線、１４，
・・・はＥＰＲＯＭセル、１５，・・・はＹ選択トラン
ジスタである． 従来は上記のようなものあるため，不良セル検出は，メ
モリを全てアドレステストすることにより、不良アドレ
スをテスタのフェイルメモリ（ Ｆ ａｉｌ ｍｅｍｏ
ｒｙ）におとし、テスト終了後、どのリダンダンシロー
，カラムとのむきかえをするか判断していた。
れを不良品とせず、通常アクセスするメモリセル以外に
あって正常なメモリセルとおきかえる冗長セルを有する
ことにより，不良セルを救済するものがある．このため
の冗長セルは，第６図のようにメモリセルアレイ１に対
し冗長ロー（リダンダンシロー）ｉ、冗長力ラム（リダ
ンダンシカラム）ｊとしてもたせる場合が多い。ここで
例えば４本のローと４本のカラムリダンダンシをもって
いるとすると，第７図（ａ）の実線と×印で示す不良が
あった場合、第７図（ｂ）のように，これらの不良を含
むローカラムをリダンダンシローｉとカラムｊにおきか
えることにより、良品とすることができる．第８図は従
来のＥＰＲＯＭを示し、１１はメモリセルアレイ、１２
，・・・はワード線，１３，・・・はビット線、１４，
・・・はＥＰＲＯＭセル、１５，・・・はＹ選択トラン
ジスタである． 従来は上記のようなものあるため，不良セル検出は，メ
モリを全てアドレステストすることにより、不良アドレ
スをテスタのフェイルメモリ（ Ｆ ａｉｌ ｍｅｍｏ
ｒｙ）におとし、テスト終了後、どのリダンダンシロー
，カラムとのむきかえをするか判断していた。
（発明が解決しようとする課題）
ところが，このようにすると、全アドレスをテスト終了
するまでリダンダンシによる救済が可能かどうかの判断
ができず、明らかに不良のメモリも全アドレスのテスト
が必要だった。特に書き込みに長時間を必要とするＥＰ
ＲＯＭ （紫外線消去型ＦＲＯＭ）などのメモリでは、
テスト時間の大変な浪費であった． このためＥＰＲＯＭなどの書き込みに長時間を必要とす
るメモリでは，例えばリダンダンシがローだけにある場
合、ローごとに書き込みを行なってゆき、不良があるロ
ーの数を数えてゆき，リダンダンシ口一の数よりも多く
なった時にテストを終了するといった改善方法がある．
ヒころがりダンタンシがロー，カラム両方にある場合は
、この方法を使うことができない。
するまでリダンダンシによる救済が可能かどうかの判断
ができず、明らかに不良のメモリも全アドレスのテスト
が必要だった。特に書き込みに長時間を必要とするＥＰ
ＲＯＭ （紫外線消去型ＦＲＯＭ）などのメモリでは、
テスト時間の大変な浪費であった． このためＥＰＲＯＭなどの書き込みに長時間を必要とす
るメモリでは，例えばリダンダンシがローだけにある場
合、ローごとに書き込みを行なってゆき、不良があるロ
ーの数を数えてゆき，リダンダンシ口一の数よりも多く
なった時にテストを終了するといった改善方法がある．
ヒころがりダンタンシがロー，カラム両方にある場合は
、この方法を使うことができない。
そこで本発明の目的は，ＥＰＲＯＭなどの書き込みに長
時間を要するメモリにおいて、リダンダンシ救済の判断
をともなうダイソートテストの時間を短縮できるように
することにある。
時間を要するメモリにおいて、リダンダンシ救済の判断
をともなうダイソートテストの時間を短縮できるように
することにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、メモリセルアレイのワード線以外に複数のワ
ード線を有し、このワード線がゲート？つながるトラン
ジスタのドレインが前記メモリセルアレイのビット線に
つながるマスクＲＯＭを具備したことを特徴とする半導
体メモリである．即ち本発明は、メモリセルアレイのビ
ット線にマスクＲＯＭを設ける．前記ビット線からマス
クにより設定されたパターンに応じた出力が得られるか
否かで該ビット線の不良を判断するようにしたものであ
る。
ード線を有し、このワード線がゲート？つながるトラン
ジスタのドレインが前記メモリセルアレイのビット線に
つながるマスクＲＯＭを具備したことを特徴とする半導
体メモリである．即ち本発明は、メモリセルアレイのビ
ット線にマスクＲＯＭを設ける．前記ビット線からマス
クにより設定されたパターンに応じた出力が得られるか
否かで該ビット線の不良を判断するようにしたものであ
る。
（．実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の要部を示す回路図であるが、これは第８
図のものと対応させた場合の例であるから，対応個所に
は適宜同一符号を付して説明を省略し、特徴とする点の
説明を行なう。本実施例の特徴は，メモリセルアレイ１
１に付随して不良検出用のマスクＲ Ｏ Ｍ３１を設け
た点である．このマスクＲＯＭ３１のメモリセルとして
のＭＯＳトランジスタ２１■−２，２１■−．・・・，
２１，−，２Ｌ −ａ−・・・は次の構成となってい
る．即ち第１行目のトランジスタ２１■一．２１■１，
・・・は、ビット線１本おきに？レインとのコンタクト
がとられ、第２行目のトランジスタ２１２−．， ２１
■一，，・・は、前記とは異なるビット線ｌ本おきにド
レインとのコンタクトがとられ、マスクＲ Ｏ Ｍ３１
の第１行目のワード線ａは前記第１行目の各トランジス
タのゲートをつらねて接続し、第２行目のワード，＠ｂ
は第２行目の各トランジスタのゲートをつらねて接続し
，これら各トランジスタのソースは接地されている。な
おこのマスクＲ Ｏ Ｍ３１では、各ロー（行）におい
てビット線１本おきにセルトランジスタが設けられた構
造になっているが、実際のＩＣでの製造構造では、各ビ
ット線とワード線ａ，ｂの各交点付近には、全部トラン
ジスタが構威されているが、上記交点にトランジスタが
画かれていない部分はドレインとビット線とのコンタク
トがとられておらず、トランジスタが無いも同様だから
図示されていないものである． 第ｌ図において、ワード線ａが選択されると，ビット線
を左から切り換えていくとすると、このビット線の電位
は左からハイレベル，ローレベル，？イレベル，ローレ
ベル・・・どなる。これはこのワード線ａにＥＰＲＯＭ
のｌ Ｏ ｌセル，１１′セル，゛０′セル，１１′セ
ル・・・がつながっているのと等価で、出力は＃理ｔＱ
Ｉ ， ｒ１＋ ， ｔＱＴ ， ＃ｌｌ・・・となる
。ワード線ｂではちょうどこの逆である。
図は同実施例の要部を示す回路図であるが、これは第８
図のものと対応させた場合の例であるから，対応個所に
は適宜同一符号を付して説明を省略し、特徴とする点の
説明を行なう。本実施例の特徴は，メモリセルアレイ１
１に付随して不良検出用のマスクＲ Ｏ Ｍ３１を設け
た点である．このマスクＲＯＭ３１のメモリセルとして
のＭＯＳトランジスタ２１■−２，２１■−．・・・，
２１，−，２Ｌ −ａ−・・・は次の構成となってい
る．即ち第１行目のトランジスタ２１■一．２１■１，
・・・は、ビット線１本おきに？レインとのコンタクト
がとられ、第２行目のトランジスタ２１２−．， ２１
■一，，・・は、前記とは異なるビット線ｌ本おきにド
レインとのコンタクトがとられ、マスクＲ Ｏ Ｍ３１
の第１行目のワード線ａは前記第１行目の各トランジス
タのゲートをつらねて接続し、第２行目のワード，＠ｂ
は第２行目の各トランジスタのゲートをつらねて接続し
，これら各トランジスタのソースは接地されている。な
おこのマスクＲ Ｏ Ｍ３１では、各ロー（行）におい
てビット線１本おきにセルトランジスタが設けられた構
造になっているが、実際のＩＣでの製造構造では、各ビ
ット線とワード線ａ，ｂの各交点付近には、全部トラン
ジスタが構威されているが、上記交点にトランジスタが
画かれていない部分はドレインとビット線とのコンタク
トがとられておらず、トランジスタが無いも同様だから
図示されていないものである． 第ｌ図において、ワード線ａが選択されると，ビット線
を左から切り換えていくとすると、このビット線の電位
は左からハイレベル，ローレベル，？イレベル，ローレ
ベル・・・どなる。これはこのワード線ａにＥＰＲＯＭ
のｌ Ｏ ｌセル，１１′セル，゛０′セル，１１′セ
ル・・・がつながっているのと等価で、出力は＃理ｔＱ
Ｉ ， ｒ１＋ ， ｔＱＴ ， ＃ｌｌ・・・となる
。ワード線ｂではちょうどこの逆である。
センスアンプからビット線の終端までに不良がなければ
、以上のようにマスクＲ Ｏ Ｍ３１は正常に読むこと
ができる。ところが第２図のまん中のビット線１３■の
ようにビット線が途中でグランドとショートしているよ
うな場合（図示５１の個所）、ワード線ｂとビット線ｌ
３■を選択すると、 データ１１′が出力される。 ま
た第３図のように，ビット線１３■，ｌ３，がショート
している場合（図示５２の個所），ワード線ａとビット
線１３■を選択すると，トランジスタ２ｌエー２よりビ
ット線１３１がグランドにショートするため、 １１′
データが読まれることになる。 ビット線■３■も同様
にＩｌ＋データが読まれる。即ち前記ｒ１１，１０＋の
繰返しデータパターンが得られない． さらに第４図のようにマスクＲＯＭ３１をセンス？ンプ
との反対側端に設ければ、 ビット線１３■が途中で断
線している場合（図示５３の個所），ピント線ｌ３２の
データが常に１０′になる。
、以上のようにマスクＲ Ｏ Ｍ３１は正常に読むこと
ができる。ところが第２図のまん中のビット線１３■の
ようにビット線が途中でグランドとショートしているよ
うな場合（図示５１の個所）、ワード線ｂとビット線ｌ
３■を選択すると、 データ１１′が出力される。 ま
た第３図のように，ビット線１３■，ｌ３，がショート
している場合（図示５２の個所），ワード線ａとビット
線１３■を選択すると，トランジスタ２ｌエー２よりビ
ット線１３１がグランドにショートするため、 １１′
データが読まれることになる。 ビット線■３■も同様
にＩｌ＋データが読まれる。即ち前記ｒ１１，１０＋の
繰返しデータパターンが得られない． さらに第４図のようにマスクＲＯＭ３１をセンス？ンプ
との反対側端に設ければ、 ビット線１３■が途中で断
線している場合（図示５３の個所），ピント線ｌ３２の
データが常に１０′になる。
以上に述べたマスクＲＯＭ用ワード線の選択は、例えば
第５図のように行なえばよい。ここではアドレスＡ２に
Ｖ。。よりも高電位（ Ｖ ｃｃ ＋ Ｖ ｔｈ以上）
が供給された時にこのテスト回路が動作するようになり
， アドレスＡ。で２つのワード線ａとｂを切り換えて
いる。もちろん他にダミーパッドを設′けて切り換えコ
ントロールするような回路でも可である。
第５図のように行なえばよい。ここではアドレスＡ２に
Ｖ。。よりも高電位（ Ｖ ｃｃ ＋ Ｖ ｔｈ以上）
が供給された時にこのテスト回路が動作するようになり
， アドレスＡ。で２つのワード線ａとｂを切り換えて
いる。もちろん他にダミーパッドを設′けて切り換えコ
ントロールするような回路でも可である。
上記実施例に述べたように，本来のメモリセルアレイ以
外にマスクＲＯＭを２ワード線分をもっていれば、これ
を読み出すことにより、カラム系不良の多くを検出する
ことができる。特にＥＰＲＯＭではデータ ′Ｏ′（デ
ータを書き込んだ状態）が′１′になってしまうような
不良は，通常不揮発性の書き込みを行なわなければ検出
できないため、書き込みを行なわない前に不良検出でき
る本発明は有効である． ところでリダンダンシに関して考える．本発明の回路を
用いてマスクＲＯＭを２ワード線分読み出し，不良力ラ
ムを何らかの方法で記憶する．不良力ラム数がリダンダ
ンシ力ラム数よりも多ければここでテストを終了し、救
済不可能として製品を不良とする．カラムリダンダンシ
で救済可能ならば，これをリダンダンシ力ラムに置きか
えるか、又はこのカラムをマスクすることにより、通常
のテストを行なう．このようにすることによりメモリの
テスト時間を大幅に短縮することができる。
外にマスクＲＯＭを２ワード線分をもっていれば、これ
を読み出すことにより、カラム系不良の多くを検出する
ことができる。特にＥＰＲＯＭではデータ ′Ｏ′（デ
ータを書き込んだ状態）が′１′になってしまうような
不良は，通常不揮発性の書き込みを行なわなければ検出
できないため、書き込みを行なわない前に不良検出でき
る本発明は有効である． ところでリダンダンシに関して考える．本発明の回路を
用いてマスクＲＯＭを２ワード線分読み出し，不良力ラ
ムを何らかの方法で記憶する．不良力ラム数がリダンダ
ンシ力ラム数よりも多ければここでテストを終了し、救
済不可能として製品を不良とする．カラムリダンダンシ
で救済可能ならば，これをリダンダンシ力ラムに置きか
えるか、又はこのカラムをマスクすることにより、通常
のテストを行なう．このようにすることによりメモリの
テスト時間を大幅に短縮することができる。
本発明はカラム，ロー両方にリダンダンシをもつメモリ
で特に有効である．それは特に、カラム，ロー両方にリ
ダンダンシをもつ場合は試験が難しくなるから，カラム
系不良が容易に検出できることによって試験が容易化さ
れるためである。
で特に有効である．それは特に、カラム，ロー両方にリ
ダンダンシをもつ場合は試験が難しくなるから，カラム
系不良が容易に検出できることによって試験が容易化さ
れるためである。
［発明の効果］
以上説明した如く本発明によれば，テスト時ｌ￥ｆｆ′
ＩＭ．縮が大幅に短縮できる等の利点を有した半導体メ
モリが提供できるものである．
ＩＭ．縮が大幅に短縮できる等の利点を有した半導体メ
モリが提供できるものである．
？１図は本発明の一実施例を示す回路図、第２図ないし
第４図は同回路の不良検出動作を示す回路図、第５図は
同回路の一部詳細回路図、第６図，第７図はりダンダン
シをもつメモリの説明図、第８図は通常のＥＰＲＯＭ回
路図である。 １ｌ・・・メモリセルアレイ、１３■，工３２・・・ビ
ット線、３ｌ・・マスクＲＯＭ．ａ，ｂ・・・マスクＲ
ＯＭのワード線。
第４図は同回路の不良検出動作を示す回路図、第５図は
同回路の一部詳細回路図、第６図，第７図はりダンダン
シをもつメモリの説明図、第８図は通常のＥＰＲＯＭ回
路図である。 １ｌ・・・メモリセルアレイ、１３■，工３２・・・ビ
ット線、３ｌ・・マスクＲＯＭ．ａ，ｂ・・・マスクＲ
ＯＭのワード線。
Claims (4)
- （１）通常の読み出し動作により選択されるメモリセル
により構成されたメモリセルアレイのワード線以外に複
数のワード線を有し、これらを選択する手段を有し、こ
れらと、セルアレイを構成するビット線を制御すること
により、ワード線、ビット線の組み合せの選択に対応し
た、特定の出力が得られるように構成したことを特徴と
する半導体メモリ。 - （２）ワード線、ビット線の組み合せに対応した特定の
出力を得る手段として、ワード線とビット線の交点にゲ
ートがワード線、ドレインがビット線に連らなるＭＯＳ
トランジスタを、ドレインとビット線の接続により選択
的に配置したことを特徴とする請求項１に記載の半導体
メモリ。 - （３）上記の各ワード線において、これと各ビット線を
選択することによって外部に出力される信号は、物理的
にとなりあったビット線及びワード線において、互いに
相異なるものであることを特徴とする請求項１または２
に記載の半導体メモリ。 - （４）前記メモリセルアレイはＥＰＲＯＭセルアレイで
あることを特徴とする請求項１または２または３に記載
の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152948A JPH0317899A (ja) | 1989-06-15 | 1989-06-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152948A JPH0317899A (ja) | 1989-06-15 | 1989-06-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317899A true JPH0317899A (ja) | 1991-01-25 |
Family
ID=15551661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152948A Pending JPH0317899A (ja) | 1989-06-15 | 1989-06-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0317899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629364A (ja) * | 1992-03-24 | 1994-02-04 | Toshiba Corp | 半導体装置とそのテスト方法 |
| US7759975B2 (en) | 1999-12-15 | 2010-07-20 | Hitachi, Ltd. | Interface device and information processing system |
-
1989
- 1989-06-15 JP JP1152948A patent/JPH0317899A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629364A (ja) * | 1992-03-24 | 1994-02-04 | Toshiba Corp | 半導体装置とそのテスト方法 |
| US7759975B2 (en) | 1999-12-15 | 2010-07-20 | Hitachi, Ltd. | Interface device and information processing system |
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