JPH0629364A - 半導体装置とそのテスト方法 - Google Patents
半導体装置とそのテスト方法Info
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- JPH0629364A JPH0629364A JP4066436A JP6643692A JPH0629364A JP H0629364 A JPH0629364 A JP H0629364A JP 4066436 A JP4066436 A JP 4066436A JP 6643692 A JP6643692 A JP 6643692A JP H0629364 A JPH0629364 A JP H0629364A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 この発明は、簡単なテストにて配線層間の絶
縁不良を検出できる半導体装置とその簡単なテスト方法
を提供しようとするものである。 【構成】 互いに並行する少なくともｎ（ｎは０を含む
２の倍数）本のビット線（BL0 〜BL7 ）群と、これらの
ビット線群が正常か否かをテストするテスト回路（32）
とを持つ。テスト回路（32）は、ビット線群のうちｎ番
目のビット線（BL0 ，BL2 ，BL4 ，BL6 ）に９Ｖの電位
を印加する電位印加回路（34）と、ビット線群のうちｎ
＋１番目のビット線（BL1 ，BL3 ，BL5 ，BL7 ）に０Ｖ
を印加する電位印加回路（36）とを有する。そして、ｎ
番目のビット線に９Ｖ、ｎ＋１番目のビット線に０Ｖを
同時に印加し、かつこの状態を所定時間保持する。この
ような装置およびテスト方法では、ビット線間全てに電
位差が与えられ、しかも、この状態を所定時間保持する
から、電気的なストレスが加速される。従って、ビット
線間に付着したゴミ等を検知できる。
縁不良を検出できる半導体装置とその簡単なテスト方法
を提供しようとするものである。 【構成】 互いに並行する少なくともｎ（ｎは０を含む
２の倍数）本のビット線（BL0 〜BL7 ）群と、これらの
ビット線群が正常か否かをテストするテスト回路（32）
とを持つ。テスト回路（32）は、ビット線群のうちｎ番
目のビット線（BL0 ，BL2 ，BL4 ，BL6 ）に９Ｖの電位
を印加する電位印加回路（34）と、ビット線群のうちｎ
＋１番目のビット線（BL1 ，BL3 ，BL5 ，BL7 ）に０Ｖ
を印加する電位印加回路（36）とを有する。そして、ｎ
番目のビット線に９Ｖ、ｎ＋１番目のビット線に０Ｖを
同時に印加し、かつこの状態を所定時間保持する。この
ような装置およびテスト方法では、ビット線間全てに電
位差が与えられ、しかも、この状態を所定時間保持する
から、電気的なストレスが加速される。従って、ビット
線間に付着したゴミ等を検知できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置とそのテ
スト方法に係わり、特にカラム不良等を簡単なテストに
て検出できる半導体装置と、その簡単なテスト方法に関
する。
スト方法に係わり、特にカラム不良等を簡単なテストに
て検出できる半導体装置と、その簡単なテスト方法に関
する。
【０００２】
【従来の技術】デバイスの微細化に伴って金属配線層間
のスペ−スがますます狭くなってきている。すると、従
来はあまり問題とならなかったような金属配線層間の絶
縁性が問題となってくる。例えば金属配線層間にシリコ
ンクズ等のゴミが製造工程中、あるいは製造後に付着し
た場合に上記の絶縁性が低下する恐れがある。特に問題
となるのは、この絶縁性の低下が経時的に、つまり実使
用中に起こってくる場合である。特にＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、一括消去型ＥＥＰＲＯＭ等の不揮発性メモリ
では、金属配線層間にセルのプログラム時、６〜１０Ｖ
といった比較的高い電圧が印加される。通常のテストで
は、出荷前にセルのプログラムテストを行うが、高々数
回の場合が多い。従って、その範囲ではテストをパスす
るが、１００回を越える書き込みを繰り返すことのある
実使用中に、例えばＴＤＤＢ（経時破壊：Time Depende
nt Dielectric Breakdown ）等のメカニズムで絶縁性が
低下してしまう危険がある。
のスペ−スがますます狭くなってきている。すると、従
来はあまり問題とならなかったような金属配線層間の絶
縁性が問題となってくる。例えば金属配線層間にシリコ
ンクズ等のゴミが製造工程中、あるいは製造後に付着し
た場合に上記の絶縁性が低下する恐れがある。特に問題
となるのは、この絶縁性の低下が経時的に、つまり実使
用中に起こってくる場合である。特にＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、一括消去型ＥＥＰＲＯＭ等の不揮発性メモリ
では、金属配線層間にセルのプログラム時、６〜１０Ｖ
といった比較的高い電圧が印加される。通常のテストで
は、出荷前にセルのプログラムテストを行うが、高々数
回の場合が多い。従って、その範囲ではテストをパスす
るが、１００回を越える書き込みを繰り返すことのある
実使用中に、例えばＴＤＤＢ（経時破壊：Time Depende
nt Dielectric Breakdown ）等のメカニズムで絶縁性が
低下してしまう危険がある。
【０００３】また、ＥＥＰＲＯＭでは、かなり多数回の
プログラムテストを行う場合もあるが、プログラムする
パタ−ンの種類によって、全ての配線層間に有効にスト
レスが印加されるとは限らない。さらにＥＥＰＲＯＭで
多数回行うといっても全チップにわたり保証回数のプロ
グラムテストを行う方法は時間がかかって通常行われな
い。
プログラムテストを行う場合もあるが、プログラムする
パタ−ンの種類によって、全ての配線層間に有効にスト
レスが印加されるとは限らない。さらにＥＥＰＲＯＭで
多数回行うといっても全チップにわたり保証回数のプロ
グラムテストを行う方法は時間がかかって通常行われな
い。
【０００４】尚、ビット線等の金属配線層より下層の配
線層、例えばワ−ド線等にゴミ等が付着している場合
は、セルが機能しなくなったりすることにより、容易に
不良箇所を特定でき、不良チップをスクリ−ニングする
ことができる。しかし、特にチップの最上層にある配線
層にゴミ等が付着しても、通常のテストではパスする場
合があるのである。
線層、例えばワ−ド線等にゴミ等が付着している場合
は、セルが機能しなくなったりすることにより、容易に
不良箇所を特定でき、不良チップをスクリ−ニングする
ことができる。しかし、特にチップの最上層にある配線
層にゴミ等が付着しても、通常のテストではパスする場
合があるのである。
【０００５】
【発明が解決しようとする課題】上記のような、金属配
線層間へのゴミ等付着に起因した経時的な絶縁性低下
は、例えば出荷前にセルのプログラムテストを繰り返せ
ば、ある程度まで改善することが可能である。しかし、
書き込みテストを繰り返すことは、テスト時間が膨大と
なり非現実的である上、必ずしも最悪条件とは限らな
い。
線層間へのゴミ等付着に起因した経時的な絶縁性低下
は、例えば出荷前にセルのプログラムテストを繰り返せ
ば、ある程度まで改善することが可能である。しかし、
書き込みテストを繰り返すことは、テスト時間が膨大と
なり非現実的である上、必ずしも最悪条件とは限らな
い。
【０００６】この発明は、上記のような点に鑑み為され
たもので、その目的は、簡単なテストにて配線層間の絶
縁不良を検出できる半導体装置と、その簡単なテスト方
法を提供することにある。
たもので、その目的は、簡単なテストにて配線層間の絶
縁不良を検出できる半導体装置と、その簡単なテスト方
法を提供することにある。
【０００７】
【課題を解決するための手段】この発明に係わる半導体
装置は、互いに並行する配線層群と、前記配線層群が正
常か否かをテストするテスト手段とを具備する。そし
て、前記テスト手段は、前記配線層群のうちｎ番目（ｎ
は０を含む２の倍数）の配線層に第１の電位を印加する
第１の電位印加手段と、前記配線層群のうちｎ＋１番目
の配線層に少なくとも前記第１の電位と異なる第２の電
位を印加する第２の電位印加手段とを有し、前記ｎ番目
の配線層に前記第１の電位およびｎ＋１番目の配線層に
前記第２の電位を同時に印加し、かつこの状態を所定時
間保持するように構成されていることを特徴としてい
る。
装置は、互いに並行する配線層群と、前記配線層群が正
常か否かをテストするテスト手段とを具備する。そし
て、前記テスト手段は、前記配線層群のうちｎ番目（ｎ
は０を含む２の倍数）の配線層に第１の電位を印加する
第１の電位印加手段と、前記配線層群のうちｎ＋１番目
の配線層に少なくとも前記第１の電位と異なる第２の電
位を印加する第２の電位印加手段とを有し、前記ｎ番目
の配線層に前記第１の電位およびｎ＋１番目の配線層に
前記第２の電位を同時に印加し、かつこの状態を所定時
間保持するように構成されていることを特徴としてい
る。
【０００８】また、そのテスト方法にあっては、前記配
線層群のうちｎ番目の配線層には第１の電位を、また前
記配線層群のうちｎ＋１番目の配線層には前記第１の電
位と異なる第２の電位をそれぞれ同時に印加し、かつこ
の状態を所定時間保持することを特徴としている。
線層群のうちｎ番目の配線層には第１の電位を、また前
記配線層群のうちｎ＋１番目の配線層には前記第１の電
位と異なる第２の電位をそれぞれ同時に印加し、かつこ
の状態を所定時間保持することを特徴としている。
【０００９】
【作用】上記のような半導体装置にあっては、前記配線
層群のうちｎ番目の配線層に第１の電位を印加し、前記
配線層群のうちｎ＋１番目の配線層に少なくとも前記第
１の電位と異なる第２の電位を印加する第２の電位印加
手段とを有し、そして、前記ｎ番目の配線層に前記第１
の電位およびｎ＋１番目の配線層に前記第２の電位を同
時に印加し、かつこの状態を所定時間保持するように構
成されたテスト回路を具備している。このため、テスト
時において、前記ｎ本の配線層間全てに電位差、すなわ
ち、電気的なストレスを与えることができる。しかも、
この状態を所定時間保持するように構成されているた
め、電気的なストレスが加速されて配線層間に与えられ
るようになる。このようなテストによって電気的な破壊
が起こる箇所は、特にシリコンクズ等のゴミが配線層間
に跨がって付着している箇所である。従って、この発明
に係わる半導体装置は、配線層間に跨がって付着したシ
リコンクズ等のゴミに起因した不良モ−ドを検知するこ
とができる。このような不良モ−ドを検知することがで
きれば、上記ゴミ付着等の不良原因を潜在させているよ
うな半導体装置をスクリ−ニングできるようになり、高
い信頼性を有する半導体装置を提供できるようになる。
層群のうちｎ番目の配線層に第１の電位を印加し、前記
配線層群のうちｎ＋１番目の配線層に少なくとも前記第
１の電位と異なる第２の電位を印加する第２の電位印加
手段とを有し、そして、前記ｎ番目の配線層に前記第１
の電位およびｎ＋１番目の配線層に前記第２の電位を同
時に印加し、かつこの状態を所定時間保持するように構
成されたテスト回路を具備している。このため、テスト
時において、前記ｎ本の配線層間全てに電位差、すなわ
ち、電気的なストレスを与えることができる。しかも、
この状態を所定時間保持するように構成されているた
め、電気的なストレスが加速されて配線層間に与えられ
るようになる。このようなテストによって電気的な破壊
が起こる箇所は、特にシリコンクズ等のゴミが配線層間
に跨がって付着している箇所である。従って、この発明
に係わる半導体装置は、配線層間に跨がって付着したシ
リコンクズ等のゴミに起因した不良モ−ドを検知するこ
とができる。このような不良モ−ドを検知することがで
きれば、上記ゴミ付着等の不良原因を潜在させているよ
うな半導体装置をスクリ−ニングできるようになり、高
い信頼性を有する半導体装置を提供できるようになる。
【００１０】また、そのテスト方法にあっては、前記配
線層群のうちｎ番目の配線層には第１の電位を、また前
記配線層群のうちｎ＋１番目の配線層には前記第１の電
位と異なる第２の電位をそれぞれ同時に印加し、かつこ
の状態を所定時間保持すれば良いだけであり、簡単であ
る。
線層群のうちｎ番目の配線層には第１の電位を、また前
記配線層群のうちｎ＋１番目の配線層には前記第１の電
位と異なる第２の電位をそれぞれ同時に印加し、かつこ
の状態を所定時間保持すれば良いだけであり、簡単であ
る。
【００１１】
【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。
より説明する。
【００１２】この発明の一実施例に係わる大容量ＥＰＲ
ＯＭについて説明する。図１はこの発明の一実施例に係
わる半導体装置のブロック図、図２は図１中の２−２線
に沿う断面図である。
ＯＭについて説明する。図１はこの発明の一実施例に係
わる半導体装置のブロック図、図２は図１中の２−２線
に沿う断面図である。
【００１３】図１および図２に示すように、Ｐ型シリコ
ン基板１０内にはＮ型ソ−ス領域１２1 〜１２2 および
Ｎ型ドレイン領域１４がそれぞれ形成されている。Ｎ型
ソ−ス領域１２1 〜１２2 とＮ型ドレイン領域１４との
間の基板１０上には、シリコン酸化膜等でなるゲ−ト絶
縁膜１６を介して、ポリシリコン等でなる浮遊ゲ−ト１
８0 〜１８3 が形成されている。浮遊ゲ−ト１８0 〜１
８3 上には、シリコン酸化膜等でなる絶縁膜２０を介し
て、ポリシリコン、またはポリシリコンとシリサイドと
の積層膜層等でなる制御ゲ−ト（ワ−ド線とも呼ばれ
る）ＷＬ0 〜ＷＬ3 が形成されている。基板１０上に
は、制御ゲ−トＷＬ0 〜ＷＬ3 等を覆うように、シリコ
ン酸化膜等でなる層間絶縁膜２２が形成されている。層
間絶縁膜２２には、ドレイン領域１４に達するコンタク
ト孔２４0 〜２４7 が形成されている。層間絶縁膜２２
上には、コンタクト孔２４0 〜２４7 のいずれか一つを
介して、ドレイン領域１４に電気的に接続されるビット
線ＢＬ0 〜ＢＬ7 が形成されている。ビット線ＢＬ0 〜
ＢＬ7 は、通常アルミニウム合金でなり金属配線層とも
呼ばれる。また、ビット線ＢＬ0 〜ＢＬ7 は、ワ−ド線
ＷＬ0 〜ＷＬ3 と平面的に直交する方向に形成される。
ン基板１０内にはＮ型ソ−ス領域１２1 〜１２2 および
Ｎ型ドレイン領域１４がそれぞれ形成されている。Ｎ型
ソ−ス領域１２1 〜１２2 とＮ型ドレイン領域１４との
間の基板１０上には、シリコン酸化膜等でなるゲ−ト絶
縁膜１６を介して、ポリシリコン等でなる浮遊ゲ−ト１
８0 〜１８3 が形成されている。浮遊ゲ−ト１８0 〜１
８3 上には、シリコン酸化膜等でなる絶縁膜２０を介し
て、ポリシリコン、またはポリシリコンとシリサイドと
の積層膜層等でなる制御ゲ−ト（ワ−ド線とも呼ばれ
る）ＷＬ0 〜ＷＬ3 が形成されている。基板１０上に
は、制御ゲ−トＷＬ0 〜ＷＬ3 等を覆うように、シリコ
ン酸化膜等でなる層間絶縁膜２２が形成されている。層
間絶縁膜２２には、ドレイン領域１４に達するコンタク
ト孔２４0 〜２４7 が形成されている。層間絶縁膜２２
上には、コンタクト孔２４0 〜２４7 のいずれか一つを
介して、ドレイン領域１４に電気的に接続されるビット
線ＢＬ0 〜ＢＬ7 が形成されている。ビット線ＢＬ0 〜
ＢＬ7 は、通常アルミニウム合金でなり金属配線層とも
呼ばれる。また、ビット線ＢＬ0 〜ＢＬ7 は、ワ−ド線
ＷＬ0 〜ＷＬ3 と平面的に直交する方向に形成される。
【００１４】上記構造のＥＰＲＯＭにデ−タのプログラ
ムを行う場合には、例えば制御ゲ−トに１２．５Ｖ、ド
レイン領域に９Ｖといった高い電圧を加える。これによ
り、チャネルホットエレクトロンを発生させる。このチ
ャネルホットエレクトロンが浮遊ゲ−トに注入されるこ
とにより、デ−タがプログラムされる。
ムを行う場合には、例えば制御ゲ−トに１２．５Ｖ、ド
レイン領域に９Ｖといった高い電圧を加える。これによ
り、チャネルホットエレクトロンを発生させる。このチ
ャネルホットエレクトロンが浮遊ゲ−トに注入されるこ
とにより、デ−タがプログラムされる。
【００１５】このようなデ−タのプログラムの際、例え
ば選択されて９Ｖが印加されているビットと隣接するビ
ット線はともに０Ｖである。このため、選択されたビッ
ト線と隣接するビット線との間には９Ｖの電圧が生ず
る。ここで、図５に示すように、選択されて９Ｖが印加
されているビット線ＢＬ0 と非選択で０Ｖが印加されて
いるビット線ＢＬ1 との間に導電性の例えばシリコンク
ズのようなゴミ２６が付着したとする。すると、電気的
なストレスにより、絶縁膜２８を介してリ−ク電流３０
が発生する。これは、一回のデ−タのプログラムで発生
することもあれば、ＴＤＤＢ等のメカニズムで経時的に
発生することもある。特に後者が大多数を占める。図４
では、ゴミ２６が、単に絶縁膜２８上に付着している場
合を示しているが、ゴミ２６が絶縁膜２８にくい込んで
いる場合や、あるいは絶縁膜２８の堆積前にビット線Ｂ
Ｌ0 とビット線ＢＬ1 との間にゴミ２６が付着すれば、
上記リ−ク電流３０の発生を容易とさせ、電気的な破壊
を一層起こりやすくする。この発明では、上記のような
不良モ−ドを起こす恐れのあるチップをスクリ−ニング
するために、図１に示すようなテスト回路３２を内蔵し
ている。
ば選択されて９Ｖが印加されているビットと隣接するビ
ット線はともに０Ｖである。このため、選択されたビッ
ト線と隣接するビット線との間には９Ｖの電圧が生ず
る。ここで、図５に示すように、選択されて９Ｖが印加
されているビット線ＢＬ0 と非選択で０Ｖが印加されて
いるビット線ＢＬ1 との間に導電性の例えばシリコンク
ズのようなゴミ２６が付着したとする。すると、電気的
なストレスにより、絶縁膜２８を介してリ−ク電流３０
が発生する。これは、一回のデ−タのプログラムで発生
することもあれば、ＴＤＤＢ等のメカニズムで経時的に
発生することもある。特に後者が大多数を占める。図４
では、ゴミ２６が、単に絶縁膜２８上に付着している場
合を示しているが、ゴミ２６が絶縁膜２８にくい込んで
いる場合や、あるいは絶縁膜２８の堆積前にビット線Ｂ
Ｌ0 とビット線ＢＬ1 との間にゴミ２６が付着すれば、
上記リ−ク電流３０の発生を容易とさせ、電気的な破壊
を一層起こりやすくする。この発明では、上記のような
不良モ−ドを起こす恐れのあるチップをスクリ−ニング
するために、図１に示すようなテスト回路３２を内蔵し
ている。
【００１６】テスト回路３２は、ｎ番目のビット線に対
して所定電位を供給するｎ番目ビット線電位印加回路３
４と、ｎ＋１番目のビット線に対して所定電位を供給す
るｎ；１番目ビット線電位印加回路３６と、で構成され
ている。尚、上記ｎは、０を含む２の倍数で表される整
数を示している。また、上記ｎは、この発明を説明する
ために便宜的に付される添字を示しており、アドレス信
号等、メモリ回路内の信号とは特に関係はない。
して所定電位を供給するｎ番目ビット線電位印加回路３
４と、ｎ＋１番目のビット線に対して所定電位を供給す
るｎ；１番目ビット線電位印加回路３６と、で構成され
ている。尚、上記ｎは、０を含む２の倍数で表される整
数を示している。また、上記ｎは、この発明を説明する
ために便宜的に付される添字を示しており、アドレス信
号等、メモリ回路内の信号とは特に関係はない。
【００１７】ｎ番目ビット線電位印加回路３４はビット
線ＢＬ0 、ＢＬ2 、ＢＬ4 およびＢＬ6 に電気的に接続
され、これらビット線ＢＬ0 、ＢＬ2 、ＢＬ4 およびＢ
Ｌ6に所定の電位、例えば０Ｖから９Ｖに切り換えて印
加する。また、ｎ＋１番目ビット線電位印加回路３６は
ビット線ＢＬ1 、ＢＬ3 、ＢＬ5 およびＢＬ7 に電気的
に接続され、これらビット線ＢＬ1 、ＢＬ3 、ＢＬ5 お
よびＢＬ7 に所定の電位、例えば０Ｖから９Ｖに切り換
えて印加する。尚、この実施例では、ビット線が８本の
ある場合を示しているが、ビット線が１本おきに別々の
電位を切り変えて印加できる回路３４、３６に接続され
ていれば、実際には何本あってもかまわない。次に、上
記テスト回路の動作について説明する。
線ＢＬ0 、ＢＬ2 、ＢＬ4 およびＢＬ6 に電気的に接続
され、これらビット線ＢＬ0 、ＢＬ2 、ＢＬ4 およびＢ
Ｌ6に所定の電位、例えば０Ｖから９Ｖに切り換えて印
加する。また、ｎ＋１番目ビット線電位印加回路３６は
ビット線ＢＬ1 、ＢＬ3 、ＢＬ5 およびＢＬ7 に電気的
に接続され、これらビット線ＢＬ1 、ＢＬ3 、ＢＬ5 お
よびＢＬ7 に所定の電位、例えば０Ｖから９Ｖに切り換
えて印加する。尚、この実施例では、ビット線が８本の
ある場合を示しているが、ビット線が１本おきに別々の
電位を切り変えて印加できる回路３４、３６に接続され
ていれば、実際には何本あってもかまわない。次に、上
記テスト回路の動作について説明する。
【００１８】まず、ｎ番目ビット線電位印加回路３４を
オンさせ、ビット線ＢＬ0 、ＢＬ2、ＢＬ4 およびＢＬ
6 に９Ｖの電位を印加する。この時、ｎ＋１番目ビット
線電位印加回路３６はオフ、もしくは０Ｖの電位を印加
する状態とし、ビット線相互間に各々９Ｖの電位差を生
じさせ、各ビット線間に９Ｖの電気的なストレスを与え
る。この状態を図３に示す。上述した図４は図３中に示
されるゴミ２６近傍を拡大して示した断面図である。図
３に示す各ビット線に９Ｖの電気的なストレスが加わる
状態を所定の時間保持する。すると、今まで、電気的な
ストレスの蓄積によって破壊が起こることでしか見出だ
せなかった、ゴミ２６等の付着に起因する不良モ−ドを
短時間で検知することができる。図３に示す状態を保持
する時間は、例えばデ−タのプログラム中、ビット線に
電気的なストレスがかかりゴミ２６等を介して経時的な
破壊が起こるであろう時間を、例えばＴＤＤＢ等のメカ
ニズムに基き計算して求め、この計算により得られた時
間、あるいはそれに近い時間に設定する。また、これら
の動作は、例えば図示せぬ制御部からの命令により実行
される。
オンさせ、ビット線ＢＬ0 、ＢＬ2、ＢＬ4 およびＢＬ
6 に９Ｖの電位を印加する。この時、ｎ＋１番目ビット
線電位印加回路３６はオフ、もしくは０Ｖの電位を印加
する状態とし、ビット線相互間に各々９Ｖの電位差を生
じさせ、各ビット線間に９Ｖの電気的なストレスを与え
る。この状態を図３に示す。上述した図４は図３中に示
されるゴミ２６近傍を拡大して示した断面図である。図
３に示す各ビット線に９Ｖの電気的なストレスが加わる
状態を所定の時間保持する。すると、今まで、電気的な
ストレスの蓄積によって破壊が起こることでしか見出だ
せなかった、ゴミ２６等の付着に起因する不良モ−ドを
短時間で検知することができる。図３に示す状態を保持
する時間は、例えばデ−タのプログラム中、ビット線に
電気的なストレスがかかりゴミ２６等を介して経時的な
破壊が起こるであろう時間を、例えばＴＤＤＢ等のメカ
ニズムに基き計算して求め、この計算により得られた時
間、あるいはそれに近い時間に設定する。また、これら
の動作は、例えば図示せぬ制御部からの命令により実行
される。
【００１９】図３および図４に示すように、メモリセル
アレイ上に、シリコンクズのようなゴミ２６が付着して
いた場合には、所定の時間経過後、電気的なストレスに
よって、例えば絶縁膜２８の絶縁性が破壊され、ゴミ２
６を介してビット線ＢＬ0 とビット線ＢＬ1 が短絡し、
リ−ク電流３０が流れる。このリ−ク電流３０を検出す
ることにより、不良であるカラムを検知することができ
る。
アレイ上に、シリコンクズのようなゴミ２６が付着して
いた場合には、所定の時間経過後、電気的なストレスに
よって、例えば絶縁膜２８の絶縁性が破壊され、ゴミ２
６を介してビット線ＢＬ0 とビット線ＢＬ1 が短絡し、
リ−ク電流３０が流れる。このリ−ク電流３０を検出す
ることにより、不良であるカラムを検知することができ
る。
【００２０】このような方法であれば、各ビット線毎に
電位を印加する書き込みテストを何回も繰り返し、電気
的なストレスを蓄積させていく方法よりも短時間で、ゴ
ミ２６等の付着に起因する不良モ−ドを見出だすことが
できる。
電位を印加する書き込みテストを何回も繰り返し、電気
的なストレスを蓄積させていく方法よりも短時間で、ゴ
ミ２６等の付着に起因する不良モ−ドを見出だすことが
できる。
【００２１】また、ＥＰＲＯＭをセルを代表とする不揮
発性メモリでは、浮遊ゲ−トからドレインに電子が抜け
てしまう不良モ−ドがあり、これをテストする回路、所
謂ドレインストレステスト回路が内蔵されている場合が
多い。このドレインストレステスト回路は、大半のセル
にデ−タをプログラムした後、全てのビット線に例えば
９Ｖの電圧を一斉に加え、この状態で、浮遊ゲ−トから
電子が抜けないかを調べるものである。そこで、このド
レインストレステスト回路にトランジスタの接続を変更
する等の修正を加え、図１に示したような、ビット線１
本おきに別々の電位を切り変えて印加できるような回路
３４、３６を形成する。このようにすれば、まず、例え
ばｎ番目ビット線回路電位印加回路３４をオン、ｎ＋１
番目ビット線回路電位印加回路３６オフさせ、各ビット
線に所定時間、電気的なストレスを与え、上述のような
テストを行う（以後ビット線ストレステストと称す）。
この後、ｎ番目ビット線回路電位印加回路３４、および
ｎ＋１番目ビット線回路電位印加回路３６ともにオンさ
せ、全てのビット線に例えば９Ｖの電位を印加して、ド
レインストレステストを行う。
発性メモリでは、浮遊ゲ−トからドレインに電子が抜け
てしまう不良モ−ドがあり、これをテストする回路、所
謂ドレインストレステスト回路が内蔵されている場合が
多い。このドレインストレステスト回路は、大半のセル
にデ−タをプログラムした後、全てのビット線に例えば
９Ｖの電圧を一斉に加え、この状態で、浮遊ゲ−トから
電子が抜けないかを調べるものである。そこで、このド
レインストレステスト回路にトランジスタの接続を変更
する等の修正を加え、図１に示したような、ビット線１
本おきに別々の電位を切り変えて印加できるような回路
３４、３６を形成する。このようにすれば、まず、例え
ばｎ番目ビット線回路電位印加回路３４をオン、ｎ＋１
番目ビット線回路電位印加回路３６オフさせ、各ビット
線に所定時間、電気的なストレスを与え、上述のような
テストを行う（以後ビット線ストレステストと称す）。
この後、ｎ番目ビット線回路電位印加回路３４、および
ｎ＋１番目ビット線回路電位印加回路３６ともにオンさ
せ、全てのビット線に例えば９Ｖの電位を印加して、ド
レインストレステストを行う。
【００２２】このように、この発明に係わるテスト回路
３２にドレインストレステスト機能を持たせれば、ビッ
ト線ストレステストのみならず、ドレインストレステス
トをも同時にテストできるという利点を得ることができ
る。
３２にドレインストレステスト機能を持たせれば、ビッ
ト線ストレステストのみならず、ドレインストレステス
トをも同時にテストできるという利点を得ることができ
る。
【００２３】さらに、大容量のメモリでは、ビット線に
不良がある場合、その列（カラム）を置き換えられる冗
長回路（カラムリダンダンシ−回路）が搭載されてい
る。従って、事前に不良部分を顕在化しておけば、この
不良部分をテスト中に救済できる可能性がある。そこ
で、通常のテスト、例えばドレインストレステストの開
始前に、一度ビット線ストレステストを行うことが望ま
しい。
不良がある場合、その列（カラム）を置き換えられる冗
長回路（カラムリダンダンシ−回路）が搭載されてい
る。従って、事前に不良部分を顕在化しておけば、この
不良部分をテスト中に救済できる可能性がある。そこ
で、通常のテスト、例えばドレインストレステストの開
始前に、一度ビット線ストレステストを行うことが望ま
しい。
【００２４】このようにすれば、ビット線どうしの短絡
不良を起こした箇所（カラム）を、リダンンダンシ−工
程にて救済することができる。もちろんながら、ドレイ
ンストレステストで不良となった部分についても、この
リダンンダンシ−工程にて救済される。このリダンンダ
ンシ−工程の後、さらにもう一度リダンダンシ−カラム
が正常か否か調べるために、ドレインストレステストお
よびビット線ストレステストを行う。
不良を起こした箇所（カラム）を、リダンンダンシ−工
程にて救済することができる。もちろんながら、ドレイ
ンストレステストで不良となった部分についても、この
リダンンダンシ−工程にて救済される。このリダンンダ
ンシ−工程の後、さらにもう一度リダンダンシ−カラム
が正常か否か調べるために、ドレインストレステストお
よびビット線ストレステストを行う。
【００２５】さらに、この発明に係わるテスト方法によ
れば、例えば１か所不良部分がありここで電気的な破壊
が起こると、ビット線どうしが短絡し、ストレス電圧が
低下する。例えば何か所が不良部分があると仮定すれ
ば、最も弱い部分が破壊した後、その他の不良箇所は特
定できない、ということも考えられる。そこで、メモリ
セルアレイを所定のブロック毎に区切り、ブロック毎に
ビット線ストレステストを行う、というようにするよう
にしても良い。ブロックの区切り方は、所定数のカラム
毎、または１本のカラムを複数に分割する、すなわち、
所定数のワ−ド線毎、または所定数のカラム毎と所定数
のワ−ド線毎とを組み合わせる、という方法で良い。
れば、例えば１か所不良部分がありここで電気的な破壊
が起こると、ビット線どうしが短絡し、ストレス電圧が
低下する。例えば何か所が不良部分があると仮定すれ
ば、最も弱い部分が破壊した後、その他の不良箇所は特
定できない、ということも考えられる。そこで、メモリ
セルアレイを所定のブロック毎に区切り、ブロック毎に
ビット線ストレステストを行う、というようにするよう
にしても良い。ブロックの区切り方は、所定数のカラム
毎、または１本のカラムを複数に分割する、すなわち、
所定数のワ−ド線毎、または所定数のカラム毎と所定数
のワ−ド線毎とを組み合わせる、という方法で良い。
【００２６】さらに、上記一実施例では、２種類の電位
をビット線１本おきにそれぞれ印加し、各ビット線に電
気的なストレスが与えられる状態を得たが、この状態が
維持されるならば、電位の種類を３種類、４種類、…、
というように多数に分割しても良い。
をビット線１本おきにそれぞれ印加し、各ビット線に電
気的なストレスが与えられる状態を得たが、この状態が
維持されるならば、電位の種類を３種類、４種類、…、
というように多数に分割しても良い。
【００２７】また、パッケ−ジ封入後、最終段階で不良
が発生していないかをチェックすることも好ましい。こ
のように最終段階においてチェックすることによれば、
アセンブリ工程、およびパッケ−ジ封入工程で付着した
ゴミによる不良チップを排除することができる。
が発生していないかをチェックすることも好ましい。こ
のように最終段階においてチェックすることによれば、
アセンブリ工程、およびパッケ−ジ封入工程で付着した
ゴミによる不良チップを排除することができる。
【００２８】尚、この発明は、上記一実施例に限られる
ものではなく、その要旨を逸脱しない範囲で種々変形が
可能である。例えば上記一実施例では、ＥＰＲＯＭを例
にとりこの発明を説明したが、ＥＥＰＲＯＭ、一括消去
型ＥＥＰＲＯＭ等、他の不揮発性メモリ、並びにビット
線のような高密度の配線を有するダイナミック型メモ
リ、スタティック型メモリ等、他のメモリにおいても適
用できることはいうまでもない。さらに、上記一実施例
では、アルミニウム合金でなるビット線における短絡不
良モ−ドについて説明したが、アルミニウム合金でなく
ともシリサイドのような導電性物質でなる配線層におい
ても上記不良のモ−ドは発生する。従って、シリサイド
のような導電性物質でなる配線層が高密度で存在してい
るような半導体装置においても、この発明を適用するこ
とができる。また、配線層が多層構造となっていても良
い。
ものではなく、その要旨を逸脱しない範囲で種々変形が
可能である。例えば上記一実施例では、ＥＰＲＯＭを例
にとりこの発明を説明したが、ＥＥＰＲＯＭ、一括消去
型ＥＥＰＲＯＭ等、他の不揮発性メモリ、並びにビット
線のような高密度の配線を有するダイナミック型メモ
リ、スタティック型メモリ等、他のメモリにおいても適
用できることはいうまでもない。さらに、上記一実施例
では、アルミニウム合金でなるビット線における短絡不
良モ−ドについて説明したが、アルミニウム合金でなく
ともシリサイドのような導電性物質でなる配線層におい
ても上記不良のモ−ドは発生する。従って、シリサイド
のような導電性物質でなる配線層が高密度で存在してい
るような半導体装置においても、この発明を適用するこ
とができる。また、配線層が多層構造となっていても良
い。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、簡単なテストにて配線層間の絶縁不良を検出できる
半導体記憶装置と、その簡単なテスト方法をを提供でき
る。
ば、簡単なテストにて配線層間の絶縁不良を検出できる
半導体記憶装置と、その簡単なテスト方法をを提供でき
る。
【図１】図１はこの発明の一実施例に係わる半導体装置
のブロック図。
のブロック図。
【図２】図２は図１中の２−２線に沿う断面図。
【図３】図３はこの発明の一実施例に係わる半導体装置
のストレス印加の状態を示す図。
のストレス印加の状態を示す図。
【図４】図４は図３中の主要部を拡大して示した断面
図。
図。
１０…Ｐ型シリコン基板、１２1 、１２2 …Ｎ型ソ−ス
領域、１４…Ｎ型ドレイン領域、１６…ゲ−ト絶縁膜、
１８0 〜１８3 …浮遊ゲ−ト、２０…絶縁膜、２２…層
間絶縁膜、２４0 〜２４7 …コンタクト孔、２６…ゴ
ミ、２８…絶縁膜、３０…リ−ク電流、ＢＬ0 〜ＢＬ7
…ビット線、ＷＬ0 〜ＷＬ7 …ワ−ド線。
領域、１４…Ｎ型ドレイン領域、１６…ゲ−ト絶縁膜、
１８0 〜１８3 …浮遊ゲ−ト、２０…絶縁膜、２２…層
間絶縁膜、２４0 〜２４7 …コンタクト孔、２６…ゴ
ミ、２８…絶縁膜、３０…リ−ク電流、ＢＬ0 〜ＢＬ7
…ビット線、ＷＬ0 〜ＷＬ7 …ワ−ド線。
Claims (6)
- 【請求項１】 互いに並行する配線層群と、 前記配線層群が正常か否かをテストするテスト手段とを
具備し、 前記テスト手段は、前記配線層群のうちｎ番目（ｎは０
を含む２の倍数）の配線層に第１の電位を印加する第１
の電位印加手段と、前記配線層群のうちｎ＋１番目の配
線層に少なくとも前記第１の電位と異なる第２の電位を
印加する第２の電位印加手段とを有し、前記ｎ番目の配
線層に前記第１の電位および前記ｎ＋１番目の配線層に
前記第２の電位を同時に印加し、かつこの状態を所定時
間保持するように構成されていることを特徴とする半導
体装置。 - 【請求項２】 前記第２の電位印加手段は、前記第２の
電位を印加するのに加えて、前記第１の電位を前記配線
層群のうちｎ＋１番目の配線層に印加する機能をさらに
有し、 前記テスト手段は、前記ｎ番目の配線層に前記第１の電
位およびｎ＋１番目の配線層に前記第２の電位を同時に
印加し、かつこの状態を所定時間保持する第１のモ−ド
と、前記配線層群に前記第１の電位の電位を一斉に印加
し、かつこの状態を所定時間保持する第２のモ−ドとを
得られるように構成されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記少なくともｎ本の配線層群はビット
線群であることを特徴とする請求項１もしくは請求項２
いずれかに記載の半導体装置。 - 【請求項４】 互いに並行する配線層群を具備する半導
体装置のテスト方法において、 前記配線層群のうちｎ番目（ｎは０を含む２の倍数）の
配線層に第１の電位および前記配線層群のうちｎ＋１番
目の配線層に前記第１の電位と異なる第２の電位をそれ
ぞれ同時に印加し、かつこの状態を所定時間保持するこ
とを特徴とする半導体装置のテスト方法。 - 【請求項５】 互いに並行する配線層群を具備する半導
体装置のテスト方法において、 前記配線層群のうちｎ番目（ｎは０を含む２の倍数）の
配線層に第１の電位および前記配線層群のうちｎ＋１番
目の配線層に前記第１の電位と異なる第２の電位をそれ
ぞれ同時に印加し、かつこの状態を所定時間保持する第
１のモ−ドと、 前記配線層群に一斉に前記第１の電位を印加し、かつこ
の状態を所定時間保持する第２のモ−ドとを含むことを
特徴とする半導体装置のテスト方法。 - 【請求項６】 前記テスト方法は、パッケ−ジ封入後に
行うことを特徴とする請求項４もしくは５いずれかに記
載の半導体装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066436A JP2575990B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置とそのテスト方法 |
| US08/029,236 US5400344A (en) | 1992-03-24 | 1993-03-10 | Semiconductor device with function of testing insulation defect between bit lines and testing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066436A JP2575990B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置とそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629364A true JPH0629364A (ja) | 1994-02-04 |
| JP2575990B2 JP2575990B2 (ja) | 1997-01-29 |
Family
ID=13315731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066436A Expired - Lifetime JP2575990B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置とそのテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400344A (ja) |
| JP (1) | JP2575990B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385103B1 (en) | 2000-09-01 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a circuit for testing memories |
| US7233152B2 (en) | 2004-06-03 | 2007-06-19 | Nec Electronics Corporation | Short detection circuit and short detection method |
| KR20240031058A (ko) | 2022-08-30 | 2024-03-07 | 에이블릭 가부시키가이샤 | 반도체 기억 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889410A (en) * | 1996-05-22 | 1999-03-30 | International Business Machines Corporation | Floating gate interlevel defect monitor and method |
| US5748545A (en) * | 1997-04-03 | 1998-05-05 | Aplus Integrated Circuits, Inc. | Memory device with on-chip manufacturing and memory cell defect detection capability |
| TW403839B (en) * | 1997-09-17 | 2000-09-01 | Nanya Plastics Corp | A quick-check measurement for floating unit confirmation using bit-line coupling pattern |
| US7783299B2 (en) | 1999-01-08 | 2010-08-24 | Trueposition, Inc. | Advanced triggers for location-based service applications in a wireless location system |
| JP3589938B2 (ja) * | 2000-04-26 | 2004-11-17 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の検査装置及び検査方法 |
| US6304504B1 (en) | 2000-08-30 | 2001-10-16 | Micron Technology, Inc. | Methods and systems for alternate bitline stress testing |
| US6262928B1 (en) * | 2000-09-13 | 2001-07-17 | Silicon Access Networks, Inc. | Parallel test circuit and method for wide input/output DRAM |
| US6407953B1 (en) | 2001-02-02 | 2002-06-18 | Matrix Semiconductor, Inc. | Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays |
| US6768685B1 (en) | 2001-11-16 | 2004-07-27 | Mtrix Semiconductor, Inc. | Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor |
| US8213957B2 (en) | 2009-04-22 | 2012-07-03 | Trueposition, Inc. | Network autonomous wireless location system |
| KR102424450B1 (ko) | 2016-02-22 | 2022-07-25 | 에스케이하이닉스 주식회사 | 입출력회로 및 이를 이용한 집적회로 |
| CN116564397B (zh) * | 2023-07-07 | 2023-11-14 | 长鑫存储技术有限公司 | 存储器老化测试方法 |
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| JPS6159744A (ja) * | 1984-08-30 | 1986-03-27 | Nec Corp | 半導体装置 |
| JPH0251245A (ja) * | 1988-08-12 | 1990-02-21 | Oki Electric Ind Co Ltd | 半導体集積回路の欠陥検出方法及び欠陥検出用回路 |
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| JPH0455771A (ja) * | 1990-06-25 | 1992-02-24 | Kawasaki Steel Corp | 半導体素子及びその経時絶縁破壊試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
-
1992
- 1992-03-24 JP JP4066436A patent/JP2575990B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-10 US US08/029,236 patent/US5400344A/en not_active Expired - Lifetime
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| KR20240031058A (ko) | 2022-08-30 | 2024-03-07 | 에이블릭 가부시키가이샤 | 반도체 기억 장치 |
| US12406746B2 (en) | 2022-08-30 | 2025-09-02 | Ablic Inc. | Semiconductor storage apparatus capable of efficiently performing screening test |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2575990B2 (ja) | 1997-01-29 |
| US5400344A (en) | 1995-03-21 |
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