JPH0318051A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0318051A JPH0318051A JP1152876A JP15287689A JPH0318051A JP H0318051 A JPH0318051 A JP H0318051A JP 1152876 A JP1152876 A JP 1152876A JP 15287689 A JP15287689 A JP 15287689A JP H0318051 A JPH0318051 A JP H0318051A
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- capacitor
- electrodes
- electrode
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ダイナミックＲＡＭ等の半導体装置内に形成されるキャ
パシタに関し、 高集積化された半導体装置においてその半導体装置内に
形成されるキャパシタの蓄積容量を製造プロセスを複雑
化することなく増大させることを目的とし、 基板上に隣接して形成される複数のキャパシタの蓄積電
極を共通対向電極を介して積層して！Ｒ戊する． ［産業上の利用分野］ この発明はダイナミックＲＡＭ等の半導体装置内に形成
されるキャパシタに関するものである．ダイナミックＲ
ＡＭは転送トランジスタと蓄積容量とで構成され、蓄積
容量に電荷を蓄えることにより情報を記憶する．このた
め、情報を安定化させるためには蓄積容量の値を大きく
設定する必要がある．ところが，セルの微細化を進める
と蓄積容量部の千面積も縮小されるため、充分な蓄積容
量を確保することがますます困難となっている．［従来
の技術］ 従来のダイナミックＲＡＭを構成するセルの一例を第３
図に従って説明すると、基板１上に形成された転送トラ
ンジスタのドレイン２上にはビット線３が接続され、ソ
ース４上にはキャパシタ５が接続され、そのビットｉｔ
！３と′キャパシタ５との間にワード線６が形成されて
いる．キャパシタ５はポリシリコンで形或される蓄積電
［１７の基端部が前記ソース４に接続されるとともに、
その先端部には多数のフィン８が形威され、そのフィン
８を覆うようにポリシリコンにて対向電極９が形或され
ている．また、各フィン８の表面にはＳ ｉ３Ｎ４ｌＩ
とＳｉ０２ｇとからなる誘電体１１＊１０が形成されて
いる．そして、このような楕戒によりキャパシタ５はそ
の蓄積ｔ［７の千面積Ｓ１の増大を抑制しながら表面積
を増大させて所定の蓄積容量を確保している． ［発明が解決しようとする課題］ 上記のようなダイナミックＲＡＭではその高集積化を図
るために蓄積電［１７の千面積を縮小すると、蓄積容量
が減少する．そこで、充分な蓄積容ｌを確保するために
フィン８の数を多くずると、そのフィン８の数に比例し
て製造プロセスが複雑化するという問題点がある． この発明の目的は、高集積化された半導体装置において
その半導体装置内に形戒されるキャパシタの蓄積容量を
製造プロセスを複雑化することなく増大させることにあ
る． ［課題を解決するための手段］ 第１図は本発明の原理説明図である．すなわち、基板１
上に隣接して形成される複数のキャパシタの蓄積電極１
５は共通対向電極１６を介して積層されている． ［作用］ 複数のキャパシタの蓄ｍ電極が積層されているので、半
導休装置の高集積化を妨げることなく蓄Ｍｔ極の千面積
が増大される． ［実施例］ 以下、この発明を具体化したー実施例を第２図に従って
説明する．なお、前記従来例と同一楕或部分は同一番号
を付して説明する。
パシタに関し、 高集積化された半導体装置においてその半導体装置内に
形成されるキャパシタの蓄積容量を製造プロセスを複雑
化することなく増大させることを目的とし、 基板上に隣接して形成される複数のキャパシタの蓄積電
極を共通対向電極を介して積層して！Ｒ戊する． ［産業上の利用分野］ この発明はダイナミックＲＡＭ等の半導体装置内に形成
されるキャパシタに関するものである．ダイナミックＲ
ＡＭは転送トランジスタと蓄積容量とで構成され、蓄積
容量に電荷を蓄えることにより情報を記憶する．このた
め、情報を安定化させるためには蓄積容量の値を大きく
設定する必要がある．ところが，セルの微細化を進める
と蓄積容量部の千面積も縮小されるため、充分な蓄積容
量を確保することがますます困難となっている．［従来
の技術］ 従来のダイナミックＲＡＭを構成するセルの一例を第３
図に従って説明すると、基板１上に形成された転送トラ
ンジスタのドレイン２上にはビット線３が接続され、ソ
ース４上にはキャパシタ５が接続され、そのビットｉｔ
！３と′キャパシタ５との間にワード線６が形成されて
いる．キャパシタ５はポリシリコンで形或される蓄積電
［１７の基端部が前記ソース４に接続されるとともに、
その先端部には多数のフィン８が形威され、そのフィン
８を覆うようにポリシリコンにて対向電極９が形或され
ている．また、各フィン８の表面にはＳ ｉ３Ｎ４ｌＩ
とＳｉ０２ｇとからなる誘電体１１＊１０が形成されて
いる．そして、このような楕戒によりキャパシタ５はそ
の蓄積ｔ［７の千面積Ｓ１の増大を抑制しながら表面積
を増大させて所定の蓄積容量を確保している． ［発明が解決しようとする課題］ 上記のようなダイナミックＲＡＭではその高集積化を図
るために蓄積電［１７の千面積を縮小すると、蓄積容量
が減少する．そこで、充分な蓄積容ｌを確保するために
フィン８の数を多くずると、そのフィン８の数に比例し
て製造プロセスが複雑化するという問題点がある． この発明の目的は、高集積化された半導体装置において
その半導体装置内に形戒されるキャパシタの蓄積容量を
製造プロセスを複雑化することなく増大させることにあ
る． ［課題を解決するための手段］ 第１図は本発明の原理説明図である．すなわち、基板１
上に隣接して形成される複数のキャパシタの蓄積電極１
５は共通対向電極１６を介して積層されている． ［作用］ 複数のキャパシタの蓄ｍ電極が積層されているので、半
導休装置の高集積化を妨げることなく蓄Ｍｔ極の千面積
が増大される． ［実施例］ 以下、この発明を具体化したー実施例を第２図に従って
説明する．なお、前記従来例と同一楕或部分は同一番号
を付して説明する。
基板１上にはフィールド酸化ＷＡ１１を挟んで第一・及
び第二の転送トランジスタが形或され、各トランジスタ
のドレイン１２ａ，１２ｂにはビット線３がそれぞれ接
続され、各ドレイン１２ａ，ｉ２ｂと各ソース１３ａ，
１３ｂ間及びフイニルド酸化ＩｇＩ１１上にはワード線
が６が形威され、これらはＳｉ３Ｎ４膜１４で被覆され
て絶縁されている．各ソース１３ａ，１３ｂ上に形成さ
れたコンタクトボールにはキャパシタを構成する蓄積＠
極１５ａ．１５ｂの基端が接続されている． すなわち、第一の転送トランジスタのソースｌ３ａに接
続された蓄ａｔ極１５ａはその一方がドレイン１２ａ上
に形成されたビット線３上まで延設され、他方はフィー
ルド酸化Ｉｔ！Ａ１１上まで延設されている． 第二の転送トランジスタのソース１３ｂに接続された蓄
積電極１５ｂはその一方が７ィゴルド酸化膜゛１１上ま
で延設され、前記蓄積電極１５ａとの間には共通対向ｔ
ｆｌ！１６が介在されている．そして、蓄積１！極１５
ａ．１５ｂと共通対向電極１６との間には誘電体ＷＡｉ
ｏが形成されている。また、蓄１ｍ電極１５ｂの他方は
ドレイン１２ｂ上に形或されたビット線３上まで延設さ
れ、隣接する転送トランジスタのキャパシタを構成する
蓄積電＠１５ｃと共通対向電極１６を介して重なり合っ
ている． また、前記蓄積電極１５ａの一方も隣接する転送トラン
ジスタのキャパシタを構成するＭＷ４’４Ｎ１５ｄと共
通対向電極１６を介して重なり合っている． さて、このように梢成されたダイナミック几ＡＭのキャ
パシタはその蓄積電極が隣接して形成されるキャパシタ
の蓄ＷＩ電極と共通対向雷径１６を介して重なり合うよ
うに形成されている。従って、各転送トランジスタの面
積やその間隔を縮小して高集積化を図っても、例えば蓄
ｍ電極１ ５ ａのように平面ｍｓ２を大きく確保する
ことができるので、前記従来例のような多数層のフィン
を設けることなく簡便な製造プロセスにより充分な蓄積
容量をｖＭ保することができる． ［発明の効果］ 以上詳述したように、この発明は高集積化された半導体
装置においてその半導体装置内に形戊されるキャパシタ
の蓄積容量をｆＲ造プロセスを複雑化することなく増大
させることができる優れた効果を発揮する。
び第二の転送トランジスタが形或され、各トランジスタ
のドレイン１２ａ，１２ｂにはビット線３がそれぞれ接
続され、各ドレイン１２ａ，ｉ２ｂと各ソース１３ａ，
１３ｂ間及びフイニルド酸化ＩｇＩ１１上にはワード線
が６が形威され、これらはＳｉ３Ｎ４膜１４で被覆され
て絶縁されている．各ソース１３ａ，１３ｂ上に形成さ
れたコンタクトボールにはキャパシタを構成する蓄積＠
極１５ａ．１５ｂの基端が接続されている． すなわち、第一の転送トランジスタのソースｌ３ａに接
続された蓄ａｔ極１５ａはその一方がドレイン１２ａ上
に形成されたビット線３上まで延設され、他方はフィー
ルド酸化Ｉｔ！Ａ１１上まで延設されている． 第二の転送トランジスタのソース１３ｂに接続された蓄
積電極１５ｂはその一方が７ィゴルド酸化膜゛１１上ま
で延設され、前記蓄積電極１５ａとの間には共通対向ｔ
ｆｌ！１６が介在されている．そして、蓄積１！極１５
ａ．１５ｂと共通対向電極１６との間には誘電体ＷＡｉ
ｏが形成されている。また、蓄１ｍ電極１５ｂの他方は
ドレイン１２ｂ上に形或されたビット線３上まで延設さ
れ、隣接する転送トランジスタのキャパシタを構成する
蓄積電＠１５ｃと共通対向電極１６を介して重なり合っ
ている． また、前記蓄積電極１５ａの一方も隣接する転送トラン
ジスタのキャパシタを構成するＭＷ４’４Ｎ１５ｄと共
通対向電極１６を介して重なり合っている． さて、このように梢成されたダイナミック几ＡＭのキャ
パシタはその蓄積電極が隣接して形成されるキャパシタ
の蓄ＷＩ電極と共通対向雷径１６を介して重なり合うよ
うに形成されている。従って、各転送トランジスタの面
積やその間隔を縮小して高集積化を図っても、例えば蓄
ｍ電極１ ５ ａのように平面ｍｓ２を大きく確保する
ことができるので、前記従来例のような多数層のフィン
を設けることなく簡便な製造プロセスにより充分な蓄積
容量をｖＭ保することができる． ［発明の効果］ 以上詳述したように、この発明は高集積化された半導体
装置においてその半導体装置内に形戊されるキャパシタ
の蓄積容量をｆＲ造プロセスを複雑化することなく増大
させることができる優れた効果を発揮する。
【図面の簡単な説明】
第１図は本発明の原理説明図、
第２図は本発明の実施例を示す断面図，第３図は従来例
を示す断面図である。 図中、 １は基板、 １５は蓄積電極、 ｌ６は共通対向ｔ［！である．
を示す断面図である。 図中、 １は基板、 １５は蓄積電極、 ｌ６は共通対向ｔ［！である．
Claims (1)
- １、基板（１）上に隣接して形成される複数のキャパシ
タの蓄積電極（１５）を共通対向電極（１６）を介して
積層したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152876A JPH0318051A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152876A JPH0318051A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318051A true JPH0318051A (ja) | 1991-01-25 |
Family
ID=15550052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152876A Pending JPH0318051A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
-
1989
- 1989-06-14 JP JP1152876A patent/JPH0318051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
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