JPH0430573A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にクロスポイント
型メモリセルを有する半導体記憶装置に関する。

（従来の技術） ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は
高集積化の一途を辿り、それに伴ってキャパシタ面積が
減少して、メモリ内容の誤読み出しや、放射線によるデ
ータ破壊等が大きな問題になっている。

このような問題を解決するため、キャパシタに様々な構
造を持たせる提案がなされている。その一つが積層型キ
ャパシタ・セル構造であり、その従来例を第３図に示し
ている。第３図において、３０は半導体基板、３１は基
板表面に選択的に形成された素子分離用のフィールド酸
化膜、３２は基板表面に形成されたゲート酸化膜、３３
はトランスファゲート用のＭＯＳトランジスタのゲート
電極（ワード線）、３４は上記ＭＯＳトランジスタのソ
ース／ドレイン拡散層である。このように素子分離され
た半導体基板上に形成されたＭＯＳトランジスタ上が第
１の層間絶縁膜３５で覆われ、これに第１のコンタクト
孔が開けられ、このコンタクト孔を通して上記ＭＯＳ）
ランジスタのラス／ドレイン拡散層３４の一方にコンタ
クトする下部キャパシタ電極（ストレージノード電極）
３６か形成され、この下部キャパシタ電極３６上にキャ
パシタゲート絶縁膜３７を介して上部キャパシタ電極（
セルプレート電極）３８が形成されており、下部キャパ
シタ電極３６およびキャパシタゲート絶縁膜３７および
上部キャパシタ電極３８からなる電荷蓄積用のＭＩＭ　
（金−属一絶縁物金属）キャパシタが形成されている。

このように形成されたＭＩＭキャパシタ上が第２の層間
絶縁膜３９で覆われ、これに第２のコンタクト孔が開け
られ、このコンタクト孔を通して上記ＭＯＳトランジス
タのソース／ドレイン拡散層３４の他方にコンタクトす
るビ・ント線４０か形成されて０る。

このような積層型キャパシタ・セルは、ＭＩＭキャパシ
タ領域が三次元構造をしているものの、素子分離領域、
ＭＯＳ）ランジスタ領域、ビ・ソト線コンタクト領域、
あるいはそれらの間隔など、平面的な占有面積が大きく
、微細化が困難であるという問題がある。また、半導体
基板に掘った溝（トレンチ）を用いるトレンチ型キャノ
くシタ・セルにおいても同様な問題がある。

一方、特公昭６４−２５４６１号、特公昭６４−２５４
６２号、特公昭６４−２５４６６号の公報には、第４図
に示すように、縦型ＭＯＳトランジスタの構造を有する
メモリセルが示されている。

このメモリセルは、Ｎ型の半導体基板４０上に形成され
たＰ＋型の半導体基板４１に溝４２を設け、この溝内に
キャパシタゲート絶縁膜４３として誘電体膜（例えば５
ｉ０２膜）を形成した後、Ｎ型の電荷蓄積電極４４を形
成し、この電荷蓄積電極４４の上面にワード線（ゲート
電極）４５およびこのワード線４５の周囲を取り囲むゲ
ート酸化膜４６を形成し、このゲート酸化膜４６の側壁
と前記キャパシタゲート絶縁膜４３との間の領域にＰ型
半導体層４７を形成し、上記ゲート酸化膜４６の上面お
よび上記Ｐ型半導体層４７の上面に層間絶縁膜４８を形
成し、この層間絶縁膜４８にビット線コンタクト用のコ
ンタクト孔を開孔し、このコンタクト孔内にＮ＋型型半
体体層４９形成し、さらに、このＮ“半導体層４９とコ
ンタクトするように基板上の全面に導電膜（例えばポリ
シリコン膜）を堆積し、この導電膜をパターニングして
ビット線５０を形成してなる。

このように半導体基板に形成された溝型キャパシタ上に
縦型構造を有するＭＯＳ）ランジスタか配置されたメモ
リセルは、ＭＯＳ）ランジスタ領域の平面的な占有面積
が縮小し、ビット線５０とワード線４５との交点（クロ
スポイント）にメモリセルが存在するクロスポイント型
メモリセルを形成することが可能になる。

しかし、上記したような従来のクロスポイント型メモリ
セルは、微細化につれて十分なキャ１＜シタ容量を確保
するのが困難になる。即ち、キヤ／々シタ容量を増大せ
しめる方法として、キャパシタケート絶縁膜４３として
誘電率の高い誘電体膜（例えばＴａ２Ｏ，膜、ＰＺＴ膜
など）を用いることか考えられる。ところが、このよう
な誘電率の高い材料は、成膜方法が難しく、例えば高温
熱処理によってその特性が著しく劣化することか知られ
ている。これに対して、上記したような縦型のＭＯＳト
ランジスタの構造を有するメモリセルの製造に際しては
、キャパシタ形成後のプロセスの低温化が望まれている
か、キャパシタ形成後にワード線４５およびビット線５
０を形成するので、熱工程の短縮化、あるいは、低温化
が難しいという問題があった。

（発明が解決しようとする課題） 上記したように従来の半導体記憶装置は、−層の高集積
化を進める場合に、メモリセルの微細化あるいはキャパ
シタ容量を十分に確保するのが困難になるという問題が
ある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、メモリセルの微細化およびキャパシタ容量を
十分に確保するのが容易であり、−層の高集積化に適し
た半導体記憶装置を提供することにある。

［発明の構成コ （課題を解決するための手段） 本発明は、クロスポイント型メモリセルを有する半導体
記憶装置において、上記クロスポイント型メモリセルは
、絶縁層基板上にビット線が形成され、このビット線上
に縦型構造を有するＭＯＳトランジスタが形成され、こ
のＭＯＳ）ランジスタ上にＭＩＭキャパシタが積層され
てなり、上記ビット線とワード線との平面内でのクロス
ポイントに存在することを特徴とする。

（作　用） このような半導体記憶装置のクロスポイント型メモリセ
ルによれば、メモリセルの平面的な占有面積が小さくて
済む。しかも、ＭＯＳトランジスタの下側にビット線が
設けられ、上側にＭ　Ｉ　Ｍキャパシタが積層されてい
るので、キャパシタ形成前にビット線およびワード線を
形成することか可能であり、キャパシタ形成後の熱工程
の短縮化および低温化が容易になり、キャパシタゲート
絶縁膜として誘電率の高い誘電体膜を用いることが可能
になり、メモリセルを微細化しても十分なキャパシタ容
量を確保することが可能になる（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａ）は本発明の第１実施例に係るＤＲＡＭにお
けるクロスポイント型メモリセルの断面構造を示してお
り、このメモリセルのゲート電極長さ方向（ワード線長
さ方向）の素子分離領域の断面構造を第１図（ｂ）に示
している。即ち、第１図（ａ）および（ｂ）において、
１０は絶縁層基板（あるいは半導体基板上に形成された
絶縁層）であり、この絶縁層基板上に導電層（例えばポ
リシリコン膜）が堆積されてパターニングされることに
よりビット線１１が形成されている。このビット線１１
上および前記絶縁層基板１０上の全面に第１の層間絶縁
膜１２が形成され、この第１の層間絶縁膜１２にビット
線コンタクト用の第１のコンタクト孔が開孔され、この
ビット線コンタクト孔底面のビット線露出部上にＮ＋型
エピタキシャル層１３が形成されている。この場合、Ｎ
＋型エピタキシャル層１３が第１のコンタクト孔を埋め
るまで成長したところで、引き続き、５ｏｌ（シリコン
・オン・インシュレータ）技術により、Ｎ＋型エピタキ
シャル層上にはＮ’型エピタキシャル層１３が成長形成
され、前記第１の層間絶縁膜１２上にはＰ−型エピタキ
シャル層１４が形成されている。なお、上記Ｎ１型エピ
タキシャル層１３は、トランスファゲート用のＭＯＳ）
ランジスタのソース／ドレインの一方の領域（Ｎ”拡散
層）となる。上記Ｎ＋型エピタキシャル層１３上および
Ｐ−型エピタキシャル層１４上の一部には、ゲート絶縁
膜１５により周面か囲まれたワード線（前記ＭＯ３）ラ
ンジスタ用のゲート電極）１６が形成されている。この
ゲート絶縁膜１５により囲まれたワード線１６の形成工
程は、まず、上記Ｎ′″型エピタキシャル層１３上およ
びＰ−型エピタキシャル層１４上にゲート絶縁膜１５が
形成され、このゲート絶縁膜１５上に導電層が堆積され
た後にパターニングされてワド線１６が形成され、さら
に、全面にゲート絶縁膜１５が形成され、ワード線１６
の上面および側面のゲート絶縁膜１５を残してその他の
領域のゲート絶縁膜を除去する。この場合、ゲート電極
長さ方向の素子分離を行うために、ワード線１６に沿っ
てゲート絶縁膜１５がパターニングされ、これをマスク
としてワード線１６の露出部に厚い酸化膜２５が形成さ
れている。さらに、前記Ｐ型エピタキシャル層１４上に
、前記ゲート絶縁膜１５により周面が囲まれたワード線
１６を完全に被覆するまでＰ−型エピタキシャル層１４
が成長形成され、この上に第２の層間絶縁膜２４が形成
され、この第２の層間絶縁膜２４にストレージノド・コ
ンタクト用の第２のコンタクト孔が開孔されている。そ
して、この第２のコンタクト孔底面の前記Ｐ−型エピタ
キシャル層１４の露出部にイオン注入が行われ、前記Ｍ
Ｏ５）ランジスタのソース／ドレインの他方の領域とな
るＮ＋拡散層１７か形成されている。なお、上記ＭＯＳ
トランジスタのチャネル領域は、ゲート電極１６の上下
のソース／ドレイン領域１３．１７間のゲート絶縁膜１
５に沿って形成されている。さらに、前記第２のコンタ
クト孔を通してＭＯＳ）ランジスタのソース／ドレイン
領域の他方のＮ＋拡散層１７とコンタクトするように基
板上の全面に導電膜（例えばポリシリコン膜）が堆積さ
れ、この導電膜がパターニングされて下部キャパシタ電
極（ストレージノード電極）１８が形成されている。さ
らに、下部キャパシタ電極１８上にキャパシタゲト絶縁
膜１９を介して上部キャパシタ電極（セルプレート電極
）用の導電膜（例えばポリシリコン膜）２０が堆積され
、ＭＯＳキャパシタが形成されている。

上記したような第１実施例のＤＲＡＭにおけるクロスポ
イント型メモリセルは、絶縁層基板１０上にビット線１
１が形成され、このビット線１１上に縦型構造を有する
ＭＯＳトランジスタが形成され、このＭＯＳトランジス
タ上にＭＩＭキャパシタが積層されてなり、上記ビット
線１１とワド線１６との平面内でのクロスポイントに存
在するので、従来例の溝型キャパシタ上に縦型構造を有
するＭＯＳトランジスタが配置されたクロスポイント型
メモリセルと同様に、メモリセルの平面的な占有面積が
小さくて済む。

しかも、ＭＯＳトランジスタの下側にビット線１１が設
けられ、上側にＭＯＳキャパシタが積層されているので
、キャパシタ形成前にビット線１１およびワード線１６
を形成することか可能であり、キャパシタ形成後の熱工
程の短縮化および低温化が容易になり、キャパシタゲー
ト絶縁膜１９として誘電率の高い誘電体膜（例えばＴａ
２０５膜、ＰＺＴ膜など）を用いることが可能になり、
メモリセルを微細化しても十分なキャパシタ容量を確保
することが可能になる。

一方、第２図は、第２実施例に係るＤＲＡＭにおけるク
ロスポイント型メモリセルの断面構造を示しており、こ
のメモリセルは、第１図（ａ）を参照して前述した第１
実施例のメモリセル（第１のクロスポイント型メモリセ
ル）の下側に、半導体基板に形成された溝型キャパシタ
上に縦型構造を有するＭＯＳトランジスタか配置された
第２のクロスポイント型メモリセルが設けられることに
より、ビット線とワード線との２組のクロスポイントに
対応して２つのクロスポイント型メモリセルが形成され
ている点が異なり、その他は同しであるので第１図（ａ
）中と同一符号を付している。

即ち、上記第２のクロスポイント型メモリセルは、半導
体基板１上に層間絶縁膜２が形成され、この層間絶縁膜
２および半導体基板１に選択的に溝が設けられ、この溝
の内面にキャパシタゲート絶縁膜３が形成され、この溝
内を埋め込めるように導電層（電荷蓄積電極）４が形成
されている。

そして、ＳＯＩ技術により、上記導電層４上にはＮ＋型
エピタキシャル層（ＭＯＳ）ランジスタのソース／ドレ
インの一方の領域）５が成長形成され、前記層間絶縁膜
２上にはＰ−型エピタキシャル層６が形成されている。

上記Ｎ＋型エピタキシャル層５上およびＰ−型エピタキ
シャル層６上の一部には、ゲート絶縁膜７により周囲が
囲まれたワード線（前記ＭＯ８）ランジスタ用のゲート
電極）８か形成されている。また、ゲート電極長さ方向
の素子分離を行うために、ワード線８上に厚い酸化膜（
図示せず）が形成されている。さらに、前記Ｐ−型エピ
タキシャル層６上に、前記ゲート絶縁膜７により周面が
囲まれたワード線８を完全に被覆するまでＰ−型エピタ
キシャル層６が成長形成され、この上に層間絶縁膜９が
形成され、この層間絶縁膜９にビット線コンタクト用の
コンタクト孔が開孔されている。そして、このコンタク
ト孔底面の前記Ｐ−型エビタキシャル層６の露出部にイ
オン注入が行われ、前記ＭＯ５）ランジスタのソース／
ドレインの他方の領域となるＮ＋拡散層２１が形成され
ている。さらに、前記コンタクト孔を通してＭＯＳトラ
ンジスタのソース／ドレイン領域の他方のＮ＋拡散層２
１とコンタクトするように基板上の全面に導電膜（例え
ばポリシリコン膜）が堆積され、この導電膜がパターニ
ングされてビット線２２が形成されている。

このように形成された第２のクロスポイント型メモリセ
ルの上に層間絶縁膜（第１実施例の絶縁層基板１０に相
当する。）１０が形成され、この層間絶縁膜（絶縁層基
板）１０上に第１実施例の第１のクロスポイント型メモ
リセルが形成されている。

上記したような第２実施例のＤＲＡＭにおけるメモリセ
ルも、前記第１実施例のＤＲＡＭにおけるメモリセルと
同様の効果が得られる。

［発明の効果］ 上述したように本発明によれば、メモリセルの微細化お
よびキャパシタ容量を十分に確保するのか容易であり、
−層の高集積化に適した半導体記憶装置を実現すること
ができる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１実施例に係るＤＲＡＭのメ
モリセルの断面構造を示す図、第１図（ｂ）は同図（ａ
）のメモリセルのゲート電極長さ方向（ワード線長さ方
向）の素子分離領域に対応する断面構造を示す図、第２
図は本発明の第２実施例に係るＤＲＡＭのメモリセルの
断面構造を示す図、第３図および第４図はそれぞれ従来
のＤＲＡＭのメモリセルの断面構造を示す図である。 １・・・半導体基板、２．１２．２４・・・層間絶縁膜
、３．１９・・・キャパシタゲート絶縁膜、４・・・導
電層（電荷蓄積電極）、５．１３・・・Ｎ＋型エピタキ
シャル層（ソース／ドレイン拡散層）、６．１４・Ｐ−
型エピタキシャル層、７．１５・・ゲート絶縁膜、８．
１６・・・ワード線（ゲート電極）、９・・・層間絶縁
膜、１０は絶縁層基板、１１．２２・・・ビ・ント線、
１７．２１・・・Ｎ’拡散層（ソース／ドレイン拡散層
）、１８・・・下部キャパシタ電極（ストレージノード
電極）、２０・・・上部キャパシタ電極（セルプレート
電極）用の導電膜。 （ａ） 第 図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）絶縁層基板上にビット線が形成され、このビット
   線上に縦型構造を有するＭＯＳトランジスタが形成され
   、このＭＯＳトランジスタ上にＭＩＭキャパシタが積層
   されてなり、上記ビット線とワード線との平面内でのク
   ロスポイントに存在するクロスポイント型メモリセルを
   有することを特徴とする半導体記憶装置。
2. （２）半導体基板に形成された溝型キャパシタ上に縦型
   構造を有するＭＯＳトランジスタが配置された第２のク
   ロスポイント型メモリセルと、この第２のクロスポイン
   ト型メモリセルの上に層間絶縁膜が形成され、この層間
   絶縁膜上にビット線が形成され、このビット線上に縦型
   構造を有するＭＯＳトランジスタが形成され、このＭＯ
   Ｓトランジスタ上にＭＩＭキャパシタが積層されてなり
   、上記ビット線とワード線との平面内でのクロスポイン
   トに存在する第１のクロスポイント型メモリセル とを具備することを特徴とする半導体記憶装置。