JPH0318065A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH0318065A JPH0318065A JP1151892A JP15189289A JPH0318065A JP H0318065 A JPH0318065 A JP H0318065A JP 1151892 A JP1151892 A JP 1151892A JP 15189289 A JP15189289 A JP 15189289A JP H0318065 A JPH0318065 A JP H0318065A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- well region
- conductivity type
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦型電界効果トランジスタに関するものであ
る。
る。
従来の技術
以下、従来の大出力用縦型ＭＯＳ電界効果トランジスタ
（以下パワーＭＯＳＦＥＴと略す。）について説明する
。第２図は従来のパワーＭＯＳＦＥＴのセル構成を示し
、（ａ）はその平面図、（ｂ）はその断面構造図を示し
ている。このうち１はドレイン領域、２はゲート酸化膜
、３は多結晶シリコン、４はウェル領域、５はソース領
域、６は層間絶縁膜、７はソースｌ電極、８はドレイン
電極である。
（以下パワーＭＯＳＦＥＴと略す。）について説明する
。第２図は従来のパワーＭＯＳＦＥＴのセル構成を示し
、（ａ）はその平面図、（ｂ）はその断面構造図を示し
ている。このうち１はドレイン領域、２はゲート酸化膜
、３は多結晶シリコン、４はウェル領域、５はソース領
域、６は層間絶縁膜、７はソースｌ電極、８はドレイン
電極である。
縦型構造のＭＯＳＦＥＴは一般的に拡散自己整合、いわ
ゆるＤ−ＭＯＳ （Ｄｉｔ’ｆｕｓｅｄ ＳｅｌｆＡ
Ｉ ｉｇｎｅｄ ）構造をしている。まず、ドレイン領
域１となるシリコン表面上にゲート酸化膜２及び多結晶
シリコン３を並設し、リソグラフィ工程により多結晶シ
リコン３を格子状に形成する。この後、多結晶シリコン
３をマスクとしたセルファライメント拡散で、ドレイン
領域１とは逆導電型のウェル領域４とソース領域５を形
成する。この時ウェル領域４は多結晶シリコン３を四角
形に除いた領域全面に形成され、一方ソース領域５は多
結晶シリコン３を四角形に除いた領域の中心部を残して
形威される。このため、チャンネル形戒領域は多結晶シ
リコンを四角形に除いた領域の周辺をすべてとり囲むよ
うにして形成される。その後、眉間絶縁膜７を生成し、
リソグラフィ工程を経た後、ソースＡｅ電極８及びドレ
イン電極９を形戒する。
ゆるＤ−ＭＯＳ （Ｄｉｔ’ｆｕｓｅｄ ＳｅｌｆＡ
Ｉ ｉｇｎｅｄ ）構造をしている。まず、ドレイン領
域１となるシリコン表面上にゲート酸化膜２及び多結晶
シリコン３を並設し、リソグラフィ工程により多結晶シ
リコン３を格子状に形成する。この後、多結晶シリコン
３をマスクとしたセルファライメント拡散で、ドレイン
領域１とは逆導電型のウェル領域４とソース領域５を形
成する。この時ウェル領域４は多結晶シリコン３を四角
形に除いた領域全面に形成され、一方ソース領域５は多
結晶シリコン３を四角形に除いた領域の中心部を残して
形威される。このため、チャンネル形戒領域は多結晶シ
リコンを四角形に除いた領域の周辺をすべてとり囲むよ
うにして形成される。その後、眉間絶縁膜７を生成し、
リソグラフィ工程を経た後、ソースＡｅ電極８及びドレ
イン電極９を形戒する。
発明が解決しようとする課題
第３図は第２図に示す従来のパワーＭＯＳＦＥＴのセル
構成図を４５゜斜めから見たセル構成図であり（ａ）は
その平面図、（ｂ）はセルの対角線を結んだセル断面構
造図である。
構成図を４５゜斜めから見たセル構成図であり（ａ）は
その平面図、（ｂ）はセルの対角線を結んだセル断面構
造図である。
従来のパワーＭＯＳＦＥＴにおいては、第２図の（ｂ）
と第３図の（ｂ）を比較すれば明らかなように、セルの
コーナー部において、ソース領域下のうエル領域の長さ
が長くなり抵抗成分が大きくなる。
と第３図の（ｂ）を比較すれば明らかなように、セルの
コーナー部において、ソース領域下のうエル領域の長さ
が長くなり抵抗成分が大きくなる。
また、セルは格子状のためブレークダウン時におけるブ
レークダウン電流はセルのコーナー部へと集中する。以
上の二点よりパワーＭＯＳＦＥＴは電力負荷がモータや
ソレノイド等の誘導性の負荷である場合には、ドレイン
領域とウェル領域の接合部にブレークダウンか生じると
、ソース領域，ウェル領域，ドレイン領域で形成される
寄生のバイボーラトランジスタが動作し、パワーＭＯＳ
ＦＥＴは発熱によりセルのコーナー部で破壊され易い。
レークダウン電流はセルのコーナー部へと集中する。以
上の二点よりパワーＭＯＳＦＥＴは電力負荷がモータや
ソレノイド等の誘導性の負荷である場合には、ドレイン
領域とウェル領域の接合部にブレークダウンか生じると
、ソース領域，ウェル領域，ドレイン領域で形成される
寄生のバイボーラトランジスタが動作し、パワーＭＯＳ
ＦＥＴは発熱によりセルのコーナー部で破壊され易い。
このように従来のパワーＭＯＳＦＥＴの構造では、逆方
向の安全動作領域（以下Ｒ−ＡＳＯと示す。）が弱い。
向の安全動作領域（以下Ｒ−ＡＳＯと示す。）が弱い。
課題を解決するための手段
本発明は、ドレイン領域となる一導電型のシリコン基板
上に、同一導電型のソース領域を有する逆導電型のウェ
ル領域のコーナー部の同一導電型のソース領域を除き、
逆導電型のウェル領域とソース電極とを電気的に接続し
たものである。
上に、同一導電型のソース領域を有する逆導電型のウェ
ル領域のコーナー部の同一導電型のソース領域を除き、
逆導電型のウェル領域とソース電極とを電気的に接続し
たものである。
作用
この構造によれば、従来と同しプロセスでパワーＭＯＳ
ＦＥＴのＲ−ＡＳＯの向上を図ることができる。
ＦＥＴのＲ−ＡＳＯの向上を図ることができる。
実施例
以下に図面を参照して、本発明のパワーＭＯＳＦＥＴの
構造を詳しく説明する。
構造を詳しく説明する。
第１図は本発明にかかるパワーＭＯＳＦＥＴのセル構成
図であり（ａ）はその平面図、（ｂ）及び（Ｃ）はセル
の対角線を結んだセル断面構造図を示し、（ｂ）は（ａ
）におけるＡ−Ａ ’線断面図、（Ｃ）は（ａ）ニおけ
ルＢＢ′線断面図である。第１図において、１はドレイ
ン領域、２はゲート酸化膜、３は多結晶シリコン、４は
ウエル領域、５はソース領域、６は層間絶縁膜、７はソ
ースｌ電極、８はドレイン電極、９はウエル領域一ソー
ス電極バイパス領域（ソースを含まない領域）を示して
いる。
図であり（ａ）はその平面図、（ｂ）及び（Ｃ）はセル
の対角線を結んだセル断面構造図を示し、（ｂ）は（ａ
）におけるＡ−Ａ ’線断面図、（Ｃ）は（ａ）ニおけ
ルＢＢ′線断面図である。第１図において、１はドレイ
ン領域、２はゲート酸化膜、３は多結晶シリコン、４は
ウエル領域、５はソース領域、６は層間絶縁膜、７はソ
ースｌ電極、８はドレイン電極、９はウエル領域一ソー
ス電極バイパス領域（ソースを含まない領域）を示して
いる。
プロセスに関しては従来のパワーＭＯＳＦＥＴと全く同
様であるが、ソース領域を形成するイオン注入工程の前
のりソグラフィ工程で、すべてのセル中心部及びコーナ
ー部にレジストを残し、イオン注入でソース領域を形成
する。以上のようにすればセルのコーナー部にはソース
領域は形成されない。したがって、セルのコーナー部へ
と集中するブレークダウン電流は、セルのコーナー部の
ソース領域を除き、ウェル領域とソース電極とを電気的
に接続して形成されたバイパスを流れるため、寄生のバ
イボーラトランジスタはブレークダウン電流の集中する
セルのコーナー部では動作せず素子破壊が抑制される。
様であるが、ソース領域を形成するイオン注入工程の前
のりソグラフィ工程で、すべてのセル中心部及びコーナ
ー部にレジストを残し、イオン注入でソース領域を形成
する。以上のようにすればセルのコーナー部にはソース
領域は形成されない。したがって、セルのコーナー部へ
と集中するブレークダウン電流は、セルのコーナー部の
ソース領域を除き、ウェル領域とソース電極とを電気的
に接続して形成されたバイパスを流れるため、寄生のバ
イボーラトランジスタはブレークダウン電流の集中する
セルのコーナー部では動作せず素子破壊が抑制される。
発明の効果
第４図は従来品と本発明品のＲ−ＡＳ○レベルの比較を
行なっものである。本発明品のＲ−ＡＳ○レベルは従来
品を比較すると約２倍に増加している。以上のように本
発明によれば、従来と同じプロセスでパワーＭＯＳＦＥ
ＴのＲ−ＡＳＯの向上を図ることができるという格別の
効果を奏すものである。
行なっものである。本発明品のＲ−ＡＳ○レベルは従来
品を比較すると約２倍に増加している。以上のように本
発明によれば、従来と同じプロセスでパワーＭＯＳＦＥ
ＴのＲ−ＡＳＯの向上を図ることができるという格別の
効果を奏すものである。
第ｌ図は本発明の一実施例パワーＭＯＳＦＥＴのセル構
成図、第２図は従来のパワーＭＯＳＦＥＴのセル構成図
、第３図は第２図に示すパワーＭＯＳＦＥＴを４５゛斜
めから見たセル構成図、第４図は従来品と本発明品のＲ
−ＡＳＯレベル比較図である。 ｌ・・・・・・ドレイン領域、２・・・・・・ゲート酸
化膜、３・・・・・・多結晶シリコン、４・・・・・・
ウェル領域、５・・・・・・ソース領域、６・・・・・
・層間絶縁膜、７・・・・・・ソースＡｅ電極、８・・
・・・・ドレイン電極、９・・・・・・ウェルーソース
電極バイパス領域。
成図、第２図は従来のパワーＭＯＳＦＥＴのセル構成図
、第３図は第２図に示すパワーＭＯＳＦＥＴを４５゛斜
めから見たセル構成図、第４図は従来品と本発明品のＲ
−ＡＳＯレベル比較図である。 ｌ・・・・・・ドレイン領域、２・・・・・・ゲート酸
化膜、３・・・・・・多結晶シリコン、４・・・・・・
ウェル領域、５・・・・・・ソース領域、６・・・・・
・層間絶縁膜、７・・・・・・ソースＡｅ電極、８・・
・・・・ドレイン電極、９・・・・・・ウェルーソース
電極バイパス領域。
Claims (1)
- ドレイン領域となる一導電型のシリコン基板上に、同一
導電型のソース領域を有する逆導電型のウェル領域のコ
ーナー部の同一導電型のソース領域を除き、逆導電型の
ウェル領域とソース電極とを電気的に接続することを特
徴とした縦型ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151892A JPH0318065A (ja) | 1989-06-14 | 1989-06-14 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151892A JPH0318065A (ja) | 1989-06-14 | 1989-06-14 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318065A true JPH0318065A (ja) | 1991-01-25 |
Family
ID=15528482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151892A Pending JPH0318065A (ja) | 1989-06-14 | 1989-06-14 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281149A (ja) * | 2006-04-05 | 2007-10-25 | Toyota Central Res & Dev Lab Inc | Ｍｏｓ型半導体装置 |
-
1989
- 1989-06-14 JP JP1151892A patent/JPH0318065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281149A (ja) * | 2006-04-05 | 2007-10-25 | Toyota Central Res & Dev Lab Inc | Ｍｏｓ型半導体装置 |
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