JPH03180915A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH03180915A JPH03180915A JP1320210A JP32021089A JPH03180915A JP H03180915 A JPH03180915 A JP H03180915A JP 1320210 A JP1320210 A JP 1320210A JP 32021089 A JP32021089 A JP 32021089A JP H03180915 A JPH03180915 A JP H03180915A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- reference voltage
- circuit
- transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、定電圧発生回路や電圧検出回路等で用いる基
準電圧発生回路に関し、特に安定した電源回路を実現す
ることが可能な基準電圧発生回路に関する。
準電圧発生回路に関し、特に安定した電源回路を実現す
ることが可能な基準電圧発生回路に関する。
従来、Ｍ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ）形半導体集積回路に用いる基準電
圧回路の構成は、同一導電型で、かつ異なるスレッショ
ルド電圧を有するＭＯＳ形Ｆ Ｅ Ｔ （Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ、ｏｒ）を２個以上直
列に接続し、その接続点に特性の良い基準電圧が発生す
ることを利用していた。
ｃｏｎｄｕｃｔｏｒ）形半導体集積回路に用いる基準電
圧回路の構成は、同一導電型で、かつ異なるスレッショ
ルド電圧を有するＭＯＳ形Ｆ Ｅ Ｔ （Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ、ｏｒ）を２個以上直
列に接続し、その接続点に特性の良い基準電圧が発生す
ることを利用していた。
例えば、第２図に示す定電圧回路では、複数のＭＯＳ形
トランジスタ２１〜２４および定電流回路２５から構成
された差動増幅回路２ｏによって、基準電圧発生回路２
９の出力を受け、電圧および電流を増幅させている。ま
た、第３図に示す電圧検出回路でも、基準電圧発生回路
３９の出力を差動増幅回路３０で受けることにより、電
圧検出を行っている。なお、第２１夕１において、２６
は出力Ｍ路、２７．２８は１代抗であり、第３図におい
て、３１〜３４はＭＯＳ形［・ランジスタ、３５は定電
流回路、３７．３８は抵抗である。
トランジスタ２１〜２４および定電流回路２５から構成
された差動増幅回路２ｏによって、基準電圧発生回路２
９の出力を受け、電圧および電流を増幅させている。ま
た、第３図に示す電圧検出回路でも、基準電圧発生回路
３９の出力を差動増幅回路３０で受けることにより、電
圧検出を行っている。なお、第２１夕１において、２６
は出力Ｍ路、２７．２８は１代抗であり、第３図におい
て、３１〜３４はＭＯＳ形［・ランジスタ、３５は定電
流回路、３７．３８は抵抗である。
この種の回路として関連するものには、例えば特開昭５
６−１０８２５８号公報か挙げられる。
６−１０８２５８号公報か挙げられる。
〔発明が解決しようとする課題］
」二記従来技術では、基ｉ′１１ｉ電圧発坐回路を用い
る場合、通常、出力インピーダンスか高いという問題が
発生ずるため、差動増幅回路にて受け、電圧および電流
増幅を行っている。
る場合、通常、出力インピーダンスか高いという問題が
発生ずるため、差動増幅回路にて受け、電圧および電流
増幅を行っている。
しかし、このような回路では、消費電流および素子数の
面から無駄が多く、効率的に問題がある。
面から無駄が多く、効率的に問題がある。
本発明の目的は、このような問題点を改善し、無効電流
および素子数の少い安定した基準電圧を得ることが可能
であり、また、温度特性のよい基準電圧（オフセット電
圧）、あるいは、スレッショルド電圧のバラツキに影響
のない基準電圧を実現できる基準電圧発生回路を提供す
ることにある。
および素子数の少い安定した基準電圧を得ることが可能
であり、また、温度特性のよい基準電圧（オフセット電
圧）、あるいは、スレッショルド電圧のバラツキに影響
のない基準電圧を実現できる基準電圧発生回路を提供す
ることにある。
Ｉｒ、記［］的を達Ｊｊｋするため、本弁明の基準電Ｉ
Ｆ発生回路は、ＭＯＳ形トランジスタを用い、差動増幅
器と電圧検出抵抗とを備えた半導体装置において、差動
入力部のオフセラ［・電圧をＭＯ８形トランジスタに帰
還させ、基７１１；電圧として人力する手段を備えたこ
とに特徴がある。
Ｆ発生回路は、ＭＯＳ形トランジスタを用い、差動増幅
器と電圧検出抵抗とを備えた半導体装置において、差動
入力部のオフセラ［・電圧をＭＯ８形トランジスタに帰
還させ、基７１１；電圧として人力する手段を備えたこ
とに特徴がある。
また、」二記差動人力部には、同一導電型でスレッショ
ルドレベルの異なるＭｎＳ形ＦＥＴを４ｉｉｉえ、その
ＭＯＳＯ３形Ｔのスレッシヨレベル差によりオフセット
電１１ミを発生させることに特徴がある。
ルドレベルの異なるＭｎＳ形ＦＥＴを４ｉｉｉえ、その
ＭＯＳＯ３形Ｔのスレッシヨレベル差によりオフセット
電１１ミを発生させることに特徴がある。
また、」−記差動入力部には、同一導電型でトランジス
タサイズの異なるＭＯ８形ＦＥＴを備え、そのサイズ比
によりオフセット電圧を発生させることに特徴がある。
タサイズの異なるＭＯ８形ＦＥＴを備え、そのサイズ比
によりオフセット電圧を発生させることに特徴がある。
［作用〕
本発明においては、基準７１！ ＪＴ：発生回路と、基
準電圧発生回路が発生した基１′Ｐｉ電圧の電圧および
電流を増幅する目的で内在する差動増幅器とを、体化し
た構成とする。これにより、無効電流および素子数が少
く、安定した基１′Ｉ！電圧を発生させることができる
。
準電圧発生回路が発生した基１′Ｐｉ電圧の電圧および
電流を増幅する目的で内在する差動増幅器とを、体化し
た構成とする。これにより、無効電流および素子数が少
く、安定した基１′Ｉ！電圧を発生させることができる
。
また、差動増幅器を構成する場合、スレッショルドレベ
ルの異なる２種類の同一導電型のＭＯＳＯ３形Ｔを用い
ることにより、温度特性のよい基準電圧を実現できる。
ルの異なる２種類の同一導電型のＭＯＳＯ３形Ｔを用い
ることにより、温度特性のよい基準電圧を実現できる。
さらに、スレッショルドレベルが同一で、サイズの異な
るＭＯ８形ＦＥＴを用いることにより、スレッショルド
電圧のバラツキに影響のない’Ｊ＋”； ｉ′１’電圧
を実現できる。
るＭＯ８形ＦＥＴを用いることにより、スレッショルド
電圧のバラツキに影響のない’Ｊ＋”； ｉ′１’電圧
を実現できる。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の第１の実施例における′）に電圧電
源回路の構成図である。
源回路の構成図である。
第１図において、１１〜１４はトランジスタ（ＭＯ８形
ＦＥＴ）、１５は定電流回路、＋６は出力回路、１７〜
１９は抵抗である。また、トランジスタ１１とトランジ
スタスタ１２、およびトランジスタ１３とトランジスタ
１／ｌは、同一伝導型であり、それぞれ異なるスレッシ
ョルド電圧を有する。
ＦＥＴ）、１５は定電流回路、＋６は出力回路、１７〜
１９は抵抗である。また、トランジスタ１１とトランジ
スタスタ１２、およびトランジスタ１３とトランジスタ
１／ｌは、同一伝導型であり、それぞれ異なるスレッシ
ョルド電圧を有する。
このトランジスタ１１〜１４と定電流回路１５により、
差動増幅器の差動入力段が形成される。
差動増幅器の差動入力段が形成される。
また、この差動入力段の出力を出力回路１６で受けるこ
とにより、１個の差動増幅器を形成する。
とにより、１個の差動増幅器を形成する。
さらに、抵抗１７〜１９によりトランジスタ１１．１．
２に帰還をかけることにより、トランジスタ１１のゲー
ト・ソース間電圧Ｖ。８４．とトランジスタ１２のゲー
ト・ソース間電圧Ｖｃ８ｔ２との差（Ｖｃｓｕ Ｖａ
ｓＪであるオフセット電圧を、抵抗（Ｒ１？〜Ｒ，、）
１．７〜１９によって増幅する。
２に帰還をかけることにより、トランジスタ１１のゲー
ト・ソース間電圧Ｖ。８４．とトランジスタ１２のゲー
ト・ソース間電圧Ｖｃ８ｔ２との差（Ｖｃｓｕ Ｖａ
ｓＪであるオフセット電圧を、抵抗（Ｒ１？〜Ｒ，、）
１．７〜１９によって増幅する。
これにより、ＯＵＴ端子の電圧Ｖ。、ＪＴは、Ｖｏｕｒ
−（Ｖｃｓｕ Ｖｃｓｕ）（Ｒ，、＋Ｒ，，＋Ｒ，，
）／Ｒ，。
−（Ｖｃｓｕ Ｖｃｓｕ）（Ｒ，、＋Ｒ，，＋Ｒ，，
）／Ｒ，。
・・（１）
となる。
ここで、トランジスタ１１．１２のスレッショルドレベ
ルと、流れるドレイン電流とを、それぞれＶＴＨ４５，
ＶＴｌ、＋７、および’ｊｌ＋’ｕとすると、ＭＯＳト
ランジスタの飽和の式より、次に示す（２）式および（
３）式が得られる。
ルと、流れるドレイン電流とを、それぞれＶＴＨ４５，
ＶＴｌ、＋７、および’ｊｌ＋’ｕとすると、ＭＯＳト
ランジスタの飽和の式より、次に示す（２）式および（
３）式が得られる。
Ｉ ｎ−に＋＋ （Ｖｃｓ＋＋ ＶＴＨＪ ’ −（
２）Ｉ ｕ−Ｋｕ （Ｖａｓｊ２％’ｒｕ＊） ’ ・
・・（３）但し、Ｋ１．およびに１２は導電係数である
。
２）Ｉ ｕ−Ｋｕ （Ｖａｓｊ２％’ｒｕ＊） ’ ・
・・（３）但し、Ｋ１．およびに１２は導電係数である
。
ここで、トランジスタ１１．１２の導電係数に１．。
Ｋ、２を同じに設計し、さらにトランジスタ１３゜１４
の導電係数およびスレッショルド電圧も等しく設計する
と、Ｋ Ｉｔ ＝Ｋ １２、ｌ１ｌ−１１２となって、
（２）および（３）式より次に示す（４）式が得られる
。
の導電係数およびスレッショルド電圧も等しく設計する
と、Ｋ Ｉｔ ＝Ｋ １２、ｌ１ｌ−１１２となって、
（２）および（３）式より次に示す（４）式が得られる
。
ｖａｓ、２ＶＣ８１１＝ＶＴ）１．２ＶＴＨＩＩ”’
（４）ここで、Ｖ Ｇ３１ｆｆｉ Ｖ ｃ１１８１は
オフセット電圧であるが、この値はＶ ＴＨｕ Ｖ
ＴＨＩＩ、つまレバ トランジスタ１１．１２のスレッ
ショルド電圧の差となり、温度特性は、同一導電型のス
レッショルドレベルの温度特性は殆ど等しいため、極め
て温度特性の良い基準電圧Ｖ ＲＥＦ ＝Ｖ ＴＨｌｆ
ｆ Ｖ ＴＨＩＩ・・・（５）を得る。
（４）ここで、Ｖ Ｇ３１ｆｆｉ Ｖ ｃ１１８１は
オフセット電圧であるが、この値はＶ ＴＨｕ Ｖ
ＴＨＩＩ、つまレバ トランジスタ１１．１２のスレッ
ショルド電圧の差となり、温度特性は、同一導電型のス
レッショルドレベルの温度特性は殆ど等しいため、極め
て温度特性の良い基準電圧Ｖ ＲＥＦ ＝Ｖ ＴＨｌｆ
ｆ Ｖ ＴＨＩＩ・・・（５）を得る。
従って、（４）式および（５）式を（１）式に代入する
ことにより、（６）式に示す電源変動に無関係な極めて
温度特性の良い定電圧電源を実現することができる。
ことにより、（６）式に示す電源変動に無関係な極めて
温度特性の良い定電圧電源を実現することができる。
■。ＵＴ ＝ Ｖ ＲやＦ（Ｒ，、＋Ｒ，，十Ｒ，，）
／Ｒ，、・・・（６）なお、Ｒ５，およびＲ１，はそれ
ぞれＯΩでもよい。
／Ｒ，、・・・（６）なお、Ｒ５，およびＲ１，はそれ
ぞれＯΩでもよい。
第４図は、本発明の第２の実施例における電圧検出回路
の構成図である。
の構成図である。
第４図において、４１〜４４はトランジスタ（ＭＯ８形
ＦＥＴ）、４５は定電流回路、４６は出力回路、４７〜
４９は抵抗である。また、トランジスタ４１とトランジ
スジスタ４２、およびトランジスタ４３とトランジスタ
４４は、同−伝導型であり、それぞれ異なるスレッショ
ルド電圧を有する。
ＦＥＴ）、４５は定電流回路、４６は出力回路、４７〜
４９は抵抗である。また、トランジスタ４１とトランジ
スジスタ４２、およびトランジスタ４３とトランジスタ
４４は、同−伝導型であり、それぞれ異なるスレッショ
ルド電圧を有する。
本実施例では、電源電圧Ｖ。Ｔ）の値と基準電圧ＶＲＥ
Ｆを比較して、出力端子ＯＵＴに信号を出力する。この
場合、基準電圧ｖＲいは、トランジスタ４１．４２のス
レッショルド電圧の差（ｖ ７Ｈ４゜ｖＴＨ４，）であ
り、第１の実施例と同様に、極めて温度特性の良い基準
電圧を得ることができる。
Ｆを比較して、出力端子ＯＵＴに信号を出力する。この
場合、基準電圧ｖＲいは、トランジスタ４１．４２のス
レッショルド電圧の差（ｖ ７Ｈ４゜ｖＴＨ４，）であ
り、第１の実施例と同様に、極めて温度特性の良い基準
電圧を得ることができる。
第５図は、本発明の第３の実施例におけるシャントタイ
プの定電圧電源回路の構成図である。
プの定電圧電源回路の構成図である。
第５図において、５１〜５４はトランジスタ（ＭＯ８形
ＦＥＴ）、５５は定電流回路、５６は出力回路、５７〜
５９は抵抗である。また、トランジスタ５１とトランジ
スジスタ５２、およびトランジスタ５３とトランジスタ
５４は、同−伝導型であり、それぞれ異なるスレッショ
ルド電圧を有する。
ＦＥＴ）、５５は定電流回路、５６は出力回路、５７〜
５９は抵抗である。また、トランジスタ５１とトランジ
スジスタ５２、およびトランジスタ５３とトランジスタ
５４は、同−伝導型であり、それぞれ異なるスレッショ
ルド電圧を有する。
なお、第１〜第３の実施例では、差動増幅器として、Ｎ
ＭＯ８入力の回路を示したが、Ｐ−Ｎ反伝したＰＭＯＳ
入カタイカタイプでもよい。
ＭＯ８入力の回路を示したが、Ｐ−Ｎ反伝したＰＭＯＳ
入カタイカタイプでもよい。
また、オフセット電圧の出し方としては、入力のＮＭＯ
Ｓにスレッショルド電圧の異なるものを用いる方法の他
に、例えば、第１図に示したＰＭＯＳトランジスタ１３
，１４、第４図のトランジスタ４３，４４、第５図のト
ランジスタ５３．５４のスレッショルド電圧を変える等
、スレッショルドレベルを変える方法も可能である。さ
らに、第１図のトランジスタ１１とトランジスタ１２（
あるいはトランジスタ１３とトランジスタ１４）、第４
図のトランジスタ４１とトランジスタ４２（あるいはト
ランジスタ４３とトランジスタ４４）、第５図のトラン
ジスタ５１とトランジスタ５２（あるいはトランジスタ
５３とトランジスタ５４）を、トランジスタサイズの異
なる同一導電型で構成する方法も可能である。
Ｓにスレッショルド電圧の異なるものを用いる方法の他
に、例えば、第１図に示したＰＭＯＳトランジスタ１３
，１４、第４図のトランジスタ４３，４４、第５図のト
ランジスタ５３．５４のスレッショルド電圧を変える等
、スレッショルドレベルを変える方法も可能である。さ
らに、第１図のトランジスタ１１とトランジスタ１２（
あるいはトランジスタ１３とトランジスタ１４）、第４
図のトランジスタ４１とトランジスタ４２（あるいはト
ランジスタ４３とトランジスタ４４）、第５図のトラン
ジスタ５１とトランジスタ５２（あるいはトランジスタ
５３とトランジスタ５４）を、トランジスタサイズの異
なる同一導電型で構成する方法も可能である。
本発明によれば、定電圧発生回路および電圧検出回路で
は、差動増幅器のオフセット電圧を基準電圧としている
ので、基準電圧を作るための素子および消費電流が不要
であり、素子数が少く、かつ無効電流の少い回路を実現
することができる。
は、差動増幅器のオフセット電圧を基準電圧としている
ので、基準電圧を作るための素子および消費電流が不要
であり、素子数が少く、かつ無効電流の少い回路を実現
することができる。
また、２種類の同一導電型のＭＯ８形ＦＥＴのスレッシ
ョルド電圧の差でオフセット電圧を作ることにより、温
度変動の少い基準電圧として利用することが可能である
。
ョルド電圧の差でオフセット電圧を作ることにより、温
度変動の少い基準電圧として利用することが可能である
。
また、スレッショルド電圧の等しい同一導電型のＭＯＳ
形ＦＥＴを用い、トランジスタサイズ比で作成すること
により、スレッショルド電圧のバラツキによる影響の少
い基準電圧として利用することが可能である。
形ＦＥＴを用い、トランジスタサイズ比で作成すること
により、スレッショルド電圧のバラツキによる影響の少
い基準電圧として利用することが可能である。
第１図は本発明の第１の実施例における定電圧電源回路
の構成図、第２図は従来の定？扛厘電源回路の構成図、
第３図は従来の電圧検出回路の構成図、第４図は本発明
の第２の実施例における電圧検出回路の構成図、第５図
は本究明の第３の実施例におけるシャントタイプの定電
圧電源口路の構成図である。 １１〜１４．２１〜２／１．３１〜３４．４Ｉ〜４４．
５１〜５４：トランジスタ （ＭＯＳ形ＦＥＴ）、１５
，２５，３５，４５，５５：定電流回路、１６，２６，
３６，４６，５６：出力回路。 １７〜１９，２７，２８，３７，３８．４７〜４９゜５
７〜５９：抵抗、２０，３０：差動増幅回路。 第 ３ 図 ０ 第 図 第 図 一一一一一一一よ
の構成図、第２図は従来の定？扛厘電源回路の構成図、
第３図は従来の電圧検出回路の構成図、第４図は本発明
の第２の実施例における電圧検出回路の構成図、第５図
は本究明の第３の実施例におけるシャントタイプの定電
圧電源口路の構成図である。 １１〜１４．２１〜２／１．３１〜３４．４Ｉ〜４４．
５１〜５４：トランジスタ （ＭＯＳ形ＦＥＴ）、１５
，２５，３５，４５，５５：定電流回路、１６，２６，
３６，４６，５６：出力回路。 １７〜１９，２７，２８，３７，３８．４７〜４９゜５
７〜５９：抵抗、２０，３０：差動増幅回路。 第 ３ 図 ０ 第 図 第 図 一一一一一一一よ
Claims (3)
- （１）ＭＯＳ形トランジスタを用い、差動増幅器と電圧
検出抵抗とを備えた半導体装置において、該差動増幅器
の差動入力部のオフセット電圧を、基準電圧として該差
動増幅器に入力する手段を備えたことを特徴とする基準
電圧発生回路。 - （２）上記差動入力部には、同一導電型でスレッショル
ドレベルの異なるＭＯＳ形ＦＥＴを備え、該ＭＯＳ形Ｆ
ＥＴによりオフセット電圧を発生させることを特徴とす
る請求項１記載の基準電圧発生回路。 - （３）上記差動入力部には、同一導電型でトランジスタ
サイズの異なるＭＯＳ形ＦＥＴを備え、該ＭＯＳ形ＦＥ
Ｔによりオフセット電圧を発生させることを特徴とする
請求項１記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320210A JPH03180915A (ja) | 1989-12-08 | 1989-12-08 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320210A JPH03180915A (ja) | 1989-12-08 | 1989-12-08 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180915A true JPH03180915A (ja) | 1991-08-06 |
Family
ID=18118945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320210A Pending JPH03180915A (ja) | 1989-12-08 | 1989-12-08 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180915A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
| US5945821A (en) * | 1997-04-04 | 1999-08-31 | Citizen Watch Co., Ltd. | Reference voltage generating circuit |
| US11500408B2 (en) | 2020-02-07 | 2022-11-15 | Ablic Inc. | Reference voltage circuit |
-
1989
- 1989-12-08 JP JP1320210A patent/JPH03180915A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
| US5945821A (en) * | 1997-04-04 | 1999-08-31 | Citizen Watch Co., Ltd. | Reference voltage generating circuit |
| US11500408B2 (en) | 2020-02-07 | 2022-11-15 | Ablic Inc. | Reference voltage circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6504404B2 (en) | Semiconductor integrated circuit | |
| JPS61161008A (ja) | トランスインピ−ダンス増幅器 | |
| JPH07106875A (ja) | 半導体集積回路 | |
| EP1895656A2 (en) | High gain, high speed comparator operable at low current | |
| US8064622B1 (en) | Self-biased amplifier device for an electrecret microphone | |
| KR20010024089A (ko) | 안정된 스위칭 쓰레숄드를 갖는 차동 비교기 | |
| US6825708B1 (en) | Apparatus and method for an offset-correcting sense amplifier | |
| TW202303165A (zh) | 電流感測電路 | |
| JPH03180915A (ja) | 基準電圧発生回路 | |
| US7071769B1 (en) | Frequency boosting circuit for high swing cascode | |
| JPH06138961A (ja) | ボルテージレギュレータ | |
| US7123080B2 (en) | Differential amplification input circuit | |
| US4996499A (en) | Amplitude stabilized oscillator amplifier | |
| US6593769B1 (en) | Differential, reduced swing buffer design | |
| JP3160000B2 (ja) | バッファ及び利得１を与える方法 | |
| JP2001068948A (ja) | Ｍｏｓｆｅｔ増幅回路 | |
| JP3265675B2 (ja) | バイアス回路およびこれを用いた集積回路 | |
| JP4839572B2 (ja) | 入力回路 | |
| CN113691222A (zh) | 产生和限制功率放大器的偏置电流的装置和电子设备 | |
| US7102443B2 (en) | Temperature-stabilized amplifier circuit | |
| JP3580409B2 (ja) | オフセット調整回路 | |
| JPH051649B2 (ja) | ||
| US7595662B2 (en) | Transmission/reception apparatus for differential signals | |
| JP4501555B2 (ja) | 電流検出回路 | |
| JPH01125108A (ja) | Ｆｅｔ負荷増幅回路 |