JPH03180931A - Information processor - Google Patents
Information processorInfo
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- JPH03180931A JPH03180931A JP32092789A JP32092789A JPH03180931A JP H03180931 A JPH03180931 A JP H03180931A JP 32092789 A JP32092789 A JP 32092789A JP 32092789 A JP32092789 A JP 32092789A JP H03180931 A JPH03180931 A JP H03180931A
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- arithmetic processing
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に制御記憶に格納され
ている制御情報により演算部における処理を制御する情
報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus that controls processing in an arithmetic unit using control information stored in a control memory.
従来、この種の情報処理装置では、ハードウェアの計時
機能により発行されるクロック信号に同期して一定のサ
イクルで制御記憶から制御情報が読み出され、その制御
情報に基づいて演算部の処理が制御されていた。Conventionally, in this type of information processing device, control information is read out from the control memory in a fixed cycle in synchronization with a clock signal issued by a hardware timekeeping function, and processing in a calculation unit is performed based on the control information. It was controlled.
ここで、演算部における処理のタイミングに合わせて制
御情報の読出しを待ち合わせる必要がある場合（次の有
効な制御情報を読み出すにあたって演算部における処理
の終了を待たなければならない場合）には、無効な制御
情報が読み出されて待ち合わせに代えられていた。した
がって、この場合には、無効な制御情報を制御記憶に格
納しておく必要があった。Here, if it is necessary to wait for the reading of control information to match the timing of processing in the arithmetic unit (if it is necessary to wait for the end of processing in the arithmetic unit before reading the next valid control information), The control information was read out and replaced with a wait. Therefore, in this case, it was necessary to store invalid control information in the control memory.
上述した従来の情報処理装置では、無効な制御情報を制
御記憶に格納しておく必要があるので、制御記憶を構成
するＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）やＲＯＭ（ＲｅａｄＯｎ ｌ ｙ Ｍｅｍ
ｏ ｒ ｙ）等が無駄に費やされるという欠点がある。In the conventional information processing device described above, it is necessary to store invalid control information in the control memory, so the RAM (Random Access Me
mory) and ROM (ReadOnlyMem)
There is a disadvantage that the amount of time (or y) etc. is wasted.
本発明の目的は、上述の点に鑑み、無効な制御情報を制
御記憶に格納しておく必要をなくし、制御記憶を構成す
るＲＡＭやＲＯＭ等の容量を有効に使用することができ
る情報処理装置を提供することにある。In view of the above-mentioned points, it is an object of the present invention to provide an information processing apparatus that eliminates the need to store invalid control information in a control memory and effectively uses the capacity of a RAM, ROM, etc. that constitutes the control memory. Our goal is to provide the following.
本発明の情報処理装置は、制御記憶から読み出される制
御情報中の停止制ＪＩＵ情報に停止指示が存在する場合
にその停止指示に付されている停止時間で示される一定
の時間だけ制御記憶からの制御情報の読出しを停止させ
るための停止信号を生威して出力する停止信号生成手段
と、演算処理制御情報となる無効信号を生成する無効信
号生成手段と、前記停止信号生成手段により停止信号が
出力されていない場合には制御記憶から読み出される制
御情報中の演算処理制御情報を演算部に供給し前記停止
信号生成手段により停止信号が出力されている場合には
前記無効信号生成手段により生成される無効信号を演算
処理制御情報として演算部に供給する選択供給手段とを
有する。The information processing device of the present invention, when a stop instruction exists in the stop JIU information in the control information read from the control memory, reads the information from the control memory for a certain period of time indicated by the stop time attached to the stop instruction. A stop signal generating means generates and outputs a stop signal for stopping reading of control information, an invalid signal generating means generates an invalid signal serving as arithmetic processing control information, and a stop signal is generated by the stop signal generating means. If the stop signal is not being output, the arithmetic processing control information in the control information read from the control memory is supplied to the arithmetic section, and if the stop signal is being output by the stop signal generating means, the invalid signal generating means is generating the arithmetic processing control information. and selective supply means for supplying the invalid signal to the arithmetic unit as arithmetic processing control information.
本発明の情報処理装置では、停止信号生成手段が制御記
憶から読み出される制御情報中の停止制御情報に停止指
示が存在する場合にその停止指示に付されている停止時
間で示される一定の時間だけ制御記憶からの制御情報の
読出しを停止させるための停止信号を生威して出力し、
無効信号生成手段が演算処理制御情報となる無効信号を
生威し、選択供給手段が停止信号生成手段により停止信
号が出力されていない場合には制御記憶から読み出され
る制御情報中の演算処理制御情報を演算部に供給し停止
信号生成手段により停止信号が出力されている場合には
無効信号生成手段により生威される無効信号を演算処理
制御情報として演算部に供給する。In the information processing device of the present invention, when a stop instruction exists in the stop control information in the control information read from the control memory, the stop signal generating means only generates the stop signal for a certain period of time indicated by the stop time attached to the stop instruction. Generating and outputting a stop signal for stopping reading of control information from the control memory,
The invalid signal generation means generates an invalid signal serving as arithmetic processing control information, and the selective supply means generates the arithmetic processing control information in the control information read from the control memory when the stop signal is not outputted by the stop signal generation means. is supplied to the arithmetic unit, and when a stop signal is output by the stop signal generating means, an invalid signal generated by the invalid signal generating means is supplied to the arithmetic unit as arithmetic processing control information.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の情報処理装置の一実施例の構成を示
すブロック図である。本実施例の情報処理装置は、制御
記憶ｌと、ＮＯＰ （Ｎｏ ０Ｐｅｒａｔｉｏｎ）信
号生成器２（無効信号生成手段）と、Ｗａｉｔ信号生威
器生成停止信号生成手段〉と、セレクタ４（選択供給手
段）と、アドレス発生器５と、信号線１０１，１０２，
２０１，３０１．４０１および５０１とを含んで構成さ
れている。FIG. 1 is a block diagram showing the configuration of an embodiment of an information processing apparatus of the present invention. The information processing device of the present embodiment includes a control memory 1, a NOP (No 0 Peration) signal generator 2 (invalid signal generation means), a Wait signal generator generation stop signal generation means, and a selector 4 (selection supply means). ), address generator 5, signal lines 101, 102,
201, 301, 401, and 501.
次に、このように構成された本実施例の情報処理装置の
動作について説明する。Next, the operation of the information processing apparatus of this embodiment configured as described above will be explained.
アドレス発生器５は、制御記憶１の読出しアドレスを発
生し、信号線５０１を介して制御記憶ｌにその読出しア
ドレスを出力する。Address generator 5 generates a read address for control memory 1 and outputs the read address to control memory 1 via signal line 501.
制御情報（演算処理制御情報と停止制御情報とからなる
情報）を格納している制御記憶１は、その読出しアドレ
スによって指定される領域の制御情報をクロック信号（
本実施例の情報処理装置のハードウェアの計時機能によ
り発行されるクロック信号）に同期して出力する。この
出力においては、制御情報中の演算処理制御情報（演算
部（図示せず）における処理を制御するための情報。従
来の技術における制御情報に該当する）を信号線１０１
を介してセレクタ４に出力し、制御情報中の停止制御情
報（演算部における処理のタイミングに合わせて制御情
報の読出しを待ち合わせる必要がある場合には停止指示
を示し、それ以外の場合には無効な制御情報を示す情報
）を信号線１０２を介してＷａｉｔ信号生威器生成出力
する。The control memory 1 that stores control information (information consisting of arithmetic processing control information and stop control information) uses a clock signal (
It is output in synchronization with a clock signal (issued by the clock function of the hardware of the information processing device of this embodiment). In this output, arithmetic processing control information (information for controlling processing in the arithmetic unit (not shown), which corresponds to control information in the conventional technology) in the control information is sent to the signal line 101.
is output to the selector 4 via the stop control information in the control information (indicates a stop instruction if it is necessary to wait for the reading of control information to match the timing of processing in the arithmetic unit, otherwise invalid Wait signal generator generates and outputs information indicating control information) via the signal line 102.
Ｗａｉｔ信号生威器生成、停止制御情報中に停止指示が
存在する場合には、Ｗａｉｔ信号（停止信号）を生威し
信号線３０１を介してセレクタ４およびアドレス発生器
５に出力する。When a stop instruction exists in the Wait signal generator generation and stop control information, a Wait signal (stop signal) is output to the selector 4 and address generator 5 via the generator signal line 301.
セレクタ４は、このＷａｉｔ信号に基づいて、信号線４
０１を介して演算部に供給する情報を、信号線１０１を
介して送られてくる情報（制御情報中の演算処理制御情
報）から信号線２０１を介して送られてくる情報（ＮＯ
Ｐ信号生威生成で生成される情報）に切り換える。ここ
で、ＮＯＰ信号生威生成は、演算処理制御情報となるＮ
ＯＰ信号（無効信号〉を常に生成して信号線２０１に出
力している。したがって、上述のセレクタ４による切換
えによって、ＮＯＰ信号が演算処理制御情報として演算
部に供給されることになる。The selector 4 selects the signal line 4 based on this Wait signal.
01 to the arithmetic section, from information sent via the signal line 101 (arithmetic processing control information in control information) to information sent via the signal line 201 (NO.
(information generated by P signal generation). Here, NOP signal generation is N
An OP signal (invalid signal) is always generated and output to the signal line 201. Therefore, by switching by the selector 4 described above, the NOP signal is supplied to the calculation unit as calculation processing control information.
アドレス発生器５は、上述のＷａｉｔ信号に基づいて、
制御記憶１に出力する読出しアドレスの変更を抑止する
（これにより、制御記憶１からの制御情報の読出しが停
止される）。Based on the above-mentioned Wait signal, the address generator 5
The change of the read address output to the control memory 1 is suppressed (thereby, reading of control information from the control memory 1 is stopped).
Ｗａｉｔ信号生戒器生成、停止指示に付されている停止
時間で示される一定の時間に達するまで上述のＷａｉｔ
信号を出力し続ける。Wait signal The above-mentioned Wait signal is activated until the fixed time indicated by the stop time attached to the stop instruction is reached.
Continue outputting the signal.
セレクタ４は、停止時間で示される一定の時間に達して
Ｗａｉｔ信号生成器３からのＷａｉｔ信号の出力が終了
すると、信号ｖＡ４０１を介して演算部に供給する情報
を、信号線２０１を介して送られてくるＮＯＰ信号から
信号ｖＡ１０１を介して送られてくる制御情報中の演算
処理制御情報に切り換える。When the output of the Wait signal from the Wait signal generator 3 reaches a certain time indicated by the stop time and the output of the Wait signal from the Wait signal generator 3 is completed, the selector 4 transmits information to be supplied to the arithmetic unit via the signal vA401 via the signal line 201. The control information is switched from the incoming NOP signal to the arithmetic processing control information in the control information sent via the signal vA101.
アドレス発生器５は、Ｗａｆｔ信号の出力が終了すると
、制御記憶１に出力する読出しアドレスの変更の抑止を
停止する（これにより、制御記憶１からの制御情報の読
出しが再開される）。When the output of the Waft signal is finished, the address generator 5 stops suppressing the change of the read address output to the control memory 1 (thereby, reading of control information from the control memory 1 is resumed).
以上のように、制御情報中の停止制御情報に停止指示が
含まれていない場合にはクロック信号に同期して制御情
報中の演算処理制御情報が演算部に供給され、停止制御
情報に停止指示が含まれている場合には停止時間で示さ
れる一定の時間だけ制御記憶１からの制御情報の読出し
が停止されＮ○Ｐ信号生威生成からのＮＯＰ信号が演算
部に供給される。As described above, if the stop control information in the control information does not include a stop instruction, the arithmetic processing control information in the control information is supplied to the calculation unit in synchronization with the clock signal, and the stop control information includes a stop instruction. If this is the case, the reading of control information from the control memory 1 is stopped for a certain period of time indicated by the stop time, and the NOP signal from the N○P signal generation is supplied to the arithmetic unit.
以上説明したように本発明は、制御記憶からの制御情報
の読出しと制御情報中の演算処理制御情報により制御さ
れる演算部における処理とのタイミングを、制御記憶か
らの制御情報の読出しを停止することによって合わせる
ことにより、無効な制御情報を制御記憶に格納しておく
必要がなくなり、制御記憶を構成するＲＡＭやＲＯＭ等
の容量を有効に使用することができるという効果がある
。As explained above, the present invention adjusts the timing of reading control information from the control memory and processing in the arithmetic unit controlled by the arithmetic processing control information in the control information, and stops reading the control information from the control memory. By combining this, there is no need to store invalid control information in the control memory, and the capacity of the RAM, ROM, etc. that constitute the control memory can be used effectively.
第１図は本発明の一実施例の構成を示すブロック図であ
る。
図において、
１・・・・・制御記憶、
２・・・・・ＮＯＰ信号生戊生成
３・・・・・Ｗａｉｔ信号生戒器生
成・・・・・セレクタ、
５・・・・・アドレス発生器、
１０１．１０２，２０１，３０１．４０１５０１・・・
信号線である。
特許出園人 日本電気株式会社FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, 1...Control memory, 2...NOP signal generation 3...Wait signal generation...Selector, 5...Address generation Vessel, 101.102,201,301.401501...
It is a signal line. Patent licensee: NEC Corporation
Claims (1)
停止指示が存在する場合にその停止指示に付されている
停止時間で示される一定の時間だけ制御記憶からの制御
情報の読出しを停止させるための停止信号を生成して出
力する停止信号生成手段と、 演算処理制御情報となる無効信号を生成する無効信号生
成手段と、 前記停止信号生成手段により停止信号が出力されていな
い場合には制御記憶から読み出される制御情報中の演算
処理制御情報を演算部に供給し前記停止信号生成手段に
より停止信号が出力されている場合には前記無効信号生
成手段により生成される無効信号を演算処理制御情報と
して演算部に供給する選択供給手段と を有することを特徴とする情報処理装置。[Claims] When there is a stop instruction in the stop control information in the control information read from the control memory, the control information is read from the control memory for a certain period of time indicated by the stop time attached to the stop instruction. stop signal generation means for generating and outputting a stop signal to stop reading; invalid signal generation means for generating an invalid signal serving as arithmetic processing control information; and no stop signal being output by the stop signal generation means. In this case, the arithmetic processing control information in the control information read from the control memory is supplied to the arithmetic unit, and when the stop signal is output by the stop signal generating means, the invalid signal generated by the invalid signal generating means is output. 1. An information processing device comprising: selection supply means for supplying arithmetic processing control information to a calculation unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32092789A JPH03180931A (en) | 1989-12-11 | 1989-12-11 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32092789A JPH03180931A (en) | 1989-12-11 | 1989-12-11 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180931A true JPH03180931A (en) | 1991-08-06 |
Family
ID=18126838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32092789A Pending JPH03180931A (en) | 1989-12-11 | 1989-12-11 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180931A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05158684A (en) * | 1991-12-05 | 1993-06-25 | Koufu Nippon Denki Kk | Instruction execution speed control system |
| US6370638B1 (en) | 1997-11-21 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of computer program control in computer systems using pipeline processing |
-
1989
- 1989-12-11 JP JP32092789A patent/JPH03180931A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05158684A (en) * | 1991-12-05 | 1993-06-25 | Koufu Nippon Denki Kk | Instruction execution speed control system |
| US6370638B1 (en) | 1997-11-21 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of computer program control in computer systems using pipeline processing |
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