JPS6017537A - 計算機制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は計算機制御装置に係り、時にリアルタイム論理
漬りを要求きれる計算機制御装置ａやバーナ制御装置等
に適用し得る計算機制御装置に関する。

従来の酎、ＰＬ機制御装置の構成例を第１図について説
明する。一般に計算機制御装置は中央演鼻処坤装吹（以
下ＣＰυと略す）、メモリおよびディジタル人力インタ
フェース、ディジタル出力インタフェース等から構成さ
れている。

第１１シ１においで、１はＣ’ＰＵ、、？はメモリ（制
御プログラムデータ等を格納する。）、３はシステムバ
ス（アドレスバス、データバス、コントロールバスから
成る。）、４はディジタル入力インタフェース、５けデ
ィジタル入力センス回路である。

スイッチ、リレー、ロジックレベル信号等の計算機制御
装置に入力されるＮ個の論理状態信号６は、ディジタル
入力センス回路５により状態をセンスされＮビットのロ
ジック信号７に変換される。すなわち信号７はＮ個の論
理値を１゜ワードにバックした人力データであり、計算
機プログラムに従って、ディジタル入力インタフェース
４から読込みＣＰ　Ｕ　Ｚで所定のプログラムによりア
ンバック処理される。

一般に計算機のソフトウェアで論理演算を実施する場合
、第１図に示す如く論理値を計算機内部で取扱うデータ
単位（ワード）で表現することがほとんどである。この
場合論理値は１ビツトで表現できるからＮビット長のワ
ードで表現される論理値はＮ−１の冗長ビラトラ含んで
いる。制御用計算機では接点状態などの計算機外部の論
理信号を演算処理するため通例Ｎ個の論理値を１ワード
にバックした形でディジタル入力インタフェースにより
計算機入力する。したがって１ワードＮビツトで構成さ
れるＮ個の論理値を１ビツトのデータ信号とＮ−１ビツ
トの冗長信号からなるＮワードに分解するアンバック処
理が必要となる。従来のアンバック処理は計算機のソフ
トウェアで実施しているため制御のためのｃｐυ余裕が
少なくなりリアルタイム性能が制限される欠点があった
。

本発明は上記の庫情に鑑みて提案されたもので、その目
的とするところは論理演算処理ケ実施する場合に必要と
なるアンパック処理を高速化し、リアルタイム性能の向
上を図り得る計算−機制御装賀會提供するにある。

本発明による計算機制御装置は論理演算を実施している
計算機制御装置において、データラッチストローブ信号
によりシステムバスのデータバス信号をラッチしＮビッ
トのバックされた論理データを保持するデータラッチ回
路とこのデータラッチ回路のＮビットの出力を入力しデ
ータセレクト制御信号により任意の１ビツトを選択して
セレクト論理データを出力するデータセレクタ回路と、
Ｎ−１ビツトの冗長信号を発生する冗長ビット発生回路
と、ゲート制御信号によりアンバックデータをシステム
バスのデータバス信号として出力するディジタル入力ゲ
ート回路と、上記データラッチストロ−ブイ１号、デー
タセレクト制御信号およびゲート制補例号をそれぞれ出
力するアンバック処理部制御回路とを具備してなること
を特徴とし、論理演算処理全実施している計算機制御装
置においてアンバック処理するハードウェアを付加し、
このハードウェアを効果的に併用して、純ソフトウェア
による従来のアンパック処理に比較して高速なアンバッ
ク処理を可能としたものでおる。

本発明の一実施例を添付図面に基づいて祥細に説明する
。

第２図は本発明の一実施例の構成を示すブロック−１で
あり、第１図に示すものと同一部分には同一符号を符し
て説明する。一般に計算機制御装置は中央演算処理装置
（以下ＣＰＵと略す）、メモリおよびディジタル入力イ
ンタフェース、ディジタル出力インタフェース等から構
成されている。第２図では第１図と同様に本発明に関連
する構成要素のみ記述し他の構成要素は省略している。

なお第２図の各構成要素１〜７はｔｌｐＩ１図に示した
ものと共通であるので説明は省略する。

第２図において１０は本発明においてアンバック処理金
実現するため従来の構成要素に付加されたハードウェア
的要素からなるアンパック処３゛４Ｂ部である。２１は
データラッチ回路、２２はＮビットデータセレクタ回路
、２３は冗長ビット発生回路、２４はディジタル入力ゲ
ート回路、２５はアンバック処理部制御回路、３ノはＮ
ビットのバックされた論理データ、３２はデータランチ
ストローブ信号、３３は１ビツトのセレクトされた論理
データ、３４は２に≧Ｎ　を満地するにビットのデータ
セレクト制御信号、３５けＮ−１ビツトの冗長ビット、
３６は１ビツトの論理データ、Ｎ−１ビツトの冗長ビッ
トからなるアンバックデータ、３７はゲート制御信号で
ある。

上記第２図に示す本発明の一実施例の作用について説明
する。

第２］ツ１においてデータラッチ回路２１はデータラッ
チストローブ１ｇ号３２によりシステムバス３の時分割
さｆｔ　７１ｃデ一タバスイ１号をラッチ（Ａ肘ビット
のバックされた論理データ３１として保持する。データ
ラッチストローブ慣性、？　２はアンバック処理部開側
１回路２５より出力されシステムバス３のアドレスバス
、制御バスのデータ書込み信号等より生成される既知の
計算機バスインタフェースロジック信号である。

Ｎビットデータセレクタ回路２２はデータラッチ回路２
１のＮビットの論理データ３１を入力し、Ｎビットのデ
ータセレクト制御信号３４により任意の１ビツトを選択
しセレクトされた論理データ３３として出力する。

冗長ビット発生回路２３はソフトウェアの要求により任
意に決定し九Ｎ−１ビットの冗長信号を発生する回路で
、Ｎ−１ビツトの個々のビットについて論理「０」また
は論理「１」を固定的に発生し冗長ビット３５を出力し
ている。

なお第２図には示していないが、ソフトウェアの散水に
より冗長ビットとして論理データ３３を使用する場合も
容易に構成できる。

１ビツトの七；／クトされた論理データ３３とＮ−１ビ
ツトの冗長ビット３５で構成さ、ｈ−たＮビットのデー
タ３６は、アンバック１７たい１ワード（Ｎビット）の
論理デ・−夕３１の任意ビットのアンバンク処理済デー
タである。

ディジタル入力ゲート回路２４はゲー）　ｆｎ制御信号
３７によりアンバックデータ３６をシステムバス３のデ
ータバスイ鰍号として出力する。

ＮビットのデータセレクトＷｆｌｌ　’ｌｆｆ１信号３
４およびゲート制御信号３７はそれぞれ制御回路２５よ
り出力されシステムバス３のアドレスバス、制御バスの
データ読込み信号等より生成される計算ユバスインタフ
エースロジック信号である。

例えばデータセレクト制御信号３４としてアドレスバス
の下位にビットを使用することが考えられ、アドレスの
上位Ｎ−にビットをボートアドレスと比較してゲート制
御信号３７を生成する。ゲート制仙１信号３７はデータ
セレクタ回路２２のゲート遅延を考慮したタイミング設
計をすることは当然である。また、ボートアドレスに余
裕がない場合等はデータランチ回路２１を増設してその
出力信号をデータセレクト信号３４として使用すること
も可能であることは言うまでもない。

次Ｋ　上記の動作をソフトウェアサイドから説明する。

アノバックしたいｌワード（Ｎビット）の論理データケ
データランチ回路２１に轡込むことによりデータランチ
ストローブ（８号３２が出力され、ソフトウェアで再書
込みするまで、アンパンクしたい論理データ３１として
Ｉ・−ドウエアで保持される。アンパンクしたいビット
位置（１＝１〜Ｎ）に対応したボートアドレスをソフト
ウェアで指定して読込むことにより、データセレクト制
御信号３４およびゲート制御信号３７がそれぞれ出力さ
れ、アンパックデータ３６が計算機に入力される。Ｎビ
ットの全データをアノパックするには、まずアンバック
したいデータを書込んだ後ボートアドレスを変更してＮ
回読込むことにより実現できる。

以上により本発明によれば従来の計算機料ｉ＋ｌＩ装置
にアンバック処理部を付加することにより、ハードウェ
アを併用したアンバンク処理が可ｉ［÷となり、従来の
純ソフトウェアによるアンバンク処理に比較してソフト
ウェアステップ数が激減し、高速アンバック処理が可能
となり、リアルタイム性能を向上させることができる等
の優れた効果が奏せられるものである。

【図面の簡単な説明】

第１図は従来例の構成を示すブロック脂図、第２図は本
発明の一実施例の構成を示すブロック線図である。 １０・・・アンバック処理部、２１・・・データラッチ
回路、２２・・・データセレクタ回路、２３・・・冗長
ビット発生回路、２４・・・ディジタル人力ゲート回路
、２５・・・アンバック処理部制御回路、３１・・・論
理データ、３２・・・データラッチストローブ信号、３
３・・・命運デーク、３４・・・データセレクト制御信
号、３５・・・Ｎ−１ビツトの冗長ビット、３６・・・
アンパックデータ、３７・・・ゲート制律１信号。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 論理演算を実施している計算機制御装置において、デー
   タラッチストローブ信号によりシステムバスのデータバ
   ス信号をランチしＮビットのバックされた論理データを
   保持するデータラッチ回路と、このデータラッチ回路の
   Ｎビットの出力を入力しデータセレクト制御信号により
   任意の１ビツトを選択してセレクト論理データを出力す
   るデータセレクタ回路と、Ｎ−１ビツトの冗長信号を発
   生する冗長ビット発生回路と、ゲート制御信号によりア
   ンパックデータをシステムバスのデータバス信号として
   出力するディジタル入力ゲート回路と、上記データラッ
   チストローブ信号、データセレクト制御信号およびゲー
   ト制御信号をそれぞれ出力するアンフシツク処理部制御
   回路とを具備してなることを特徴とする計算機制御装置
   。