JPH03181225A - 外部同期型プログラマブルデバイス - Google Patents
外部同期型プログラマブルデバイスInfo
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- JPH03181225A JPH03181225A JP1318960A JP31896089A JPH03181225A JP H03181225 A JPH03181225 A JP H03181225A JP 1318960 A JP1318960 A JP 1318960A JP 31896089 A JP31896089 A JP 31896089A JP H03181225 A JPH03181225 A JP H03181225A
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- circuit
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- 239000011159 matrix material Substances 0.000 claims description 33
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、回路設計者が所望の回路仕様に応じた任意の
回路を容易に実現又は変更することができると共に、例
えば、外部からの信号の位相や周波数に同期して内部回
路を動作させるような所謂外部同期動作が可能な外部同
期型プログラマブルデハイスに関する。
回路を容易に実現又は変更することができると共に、例
えば、外部からの信号の位相や周波数に同期して内部回
路を動作させるような所謂外部同期動作が可能な外部同
期型プログラマブルデハイスに関する。
従来、回路設計者が所望の回路仕様に応じた回路を容易
に実現又は変更するととができるデバイスとして、プロ
グラマブルロジックデバイス（ｐｒｏｇｒａｍａｂｌｉ
ｌｏｇｉｃ ｄｅｖｉｃｅ ）が知られている。
に実現又は変更するととができるデバイスとして、プロ
グラマブルロジックデバイス（ｐｒｏｇｒａｍａｂｌｉ
ｌｏｇｉｃ ｄｅｖｉｃｅ ）が知られている。
このプログラマブルロジックデバイスは、論理積マトリ
クスと論理和マトリクスの適宜の格子点をプロプラムす
ることによってＡＮＤ−ＯＲ二段構成の適宜のロジック
回路を実現することができ、又、プログラムの変更によ
って回路の変更及び再設計も可能であることから、汎用
性に冨むなどの点で優れた機能を有している。
クスと論理和マトリクスの適宜の格子点をプロプラムす
ることによってＡＮＤ−ＯＲ二段構成の適宜のロジック
回路を実現することができ、又、プログラムの変更によ
って回路の変更及び再設計も可能であることから、汎用
性に冨むなどの点で優れた機能を有している。
又、プログラマブルロジックデバイスは、単なるランダ
ムロジックを実現するだけでなく、上記論理和マトリク
スの出力又は、内蔵のフリップフロップの出力を論理積
マトリクスの入力側へ帰還することによって、任意のシ
ーケンシャル回路を実現することができることから、シ
ーケンシャルコントローラ等の制御装置や各種計測機器
等に使用するのに好適である。
ムロジックを実現するだけでなく、上記論理和マトリク
スの出力又は、内蔵のフリップフロップの出力を論理積
マトリクスの入力側へ帰還することによって、任意のシ
ーケンシャル回路を実現することができることから、シ
ーケンシャルコントローラ等の制御装置や各種計測機器
等に使用するのに好適である。
従来、第８図に示すような構成のプログラマブルロジッ
クデバイスが一般的であった。即ち、第８図において、
図中の縦線群から成る入力信号線り、〜Ｌ、とこれらの
入力信号線に交差するように配列された横線群から成る
積項線乏、〜ｌｏとを備えると共にこれらの各交差点部
分に形成された格子点を適宜にプログラムすることによ
って任意のロジック回路を実現することができる論理積
マトリクス１と、これらの積項線１Ｉ−１，、から作ら
れる論理積出力（図中には機能的にＡＮＤゲートで示す
）を介して接続する論理和マトリクス（図中には機能的
に多入力論理和ゲートＯＲ，〜ＯＲ，で示す）を備えて
いる。更に、入力信号線Ｌ１〜Ｌ１の内の一部の入力信
号線群に外部からロジック回路を供給するための汎用入
力ボート１１〜ＩＪ、クロック信号を供給するためのク
ロック入力端子ｃＬＫ、ｉ＝理和マトリクス（図中の多
入力論理和ゲー！−０ＲＩ〜０Ｒ３）の出力信号を外部
へ出力するための出力ポート、及び出力ポートの出力タ
イミングを制御するための制御信号を供給するための制
御信号入力端子ＣＮＴ等が設けられている。
クデバイスが一般的であった。即ち、第８図において、
図中の縦線群から成る入力信号線り、〜Ｌ、とこれらの
入力信号線に交差するように配列された横線群から成る
積項線乏、〜ｌｏとを備えると共にこれらの各交差点部
分に形成された格子点を適宜にプログラムすることによ
って任意のロジック回路を実現することができる論理積
マトリクス１と、これらの積項線１Ｉ−１，、から作ら
れる論理積出力（図中には機能的にＡＮＤゲートで示す
）を介して接続する論理和マトリクス（図中には機能的
に多入力論理和ゲートＯＲ，〜ＯＲ，で示す）を備えて
いる。更に、入力信号線Ｌ１〜Ｌ１の内の一部の入力信
号線群に外部からロジック回路を供給するための汎用入
力ボート１１〜ＩＪ、クロック信号を供給するためのク
ロック入力端子ｃＬＫ、ｉ＝理和マトリクス（図中の多
入力論理和ゲー！−０ＲＩ〜０Ｒ３）の出力信号を外部
へ出力するための出力ポート、及び出力ポートの出力タ
イミングを制御するための制御信号を供給するための制
御信号入力端子ＣＮＴ等が設けられている。
該出力ポートの構成を、出力端子Ｐ、に係る出力回路で
代表して述べると、成る論理和（図中のＯＲ３で示す）
出力がＤ型フリップフロップＦＦ。
代表して述べると、成る論理和（図中のＯＲ３で示す）
出力がＤ型フリップフロップＦＦ。
のデータ人力接点りに接続し、その出力接点Ｑが出カバ
ソファ回路Ｂ＋を介して出力端子Ｐ１に接続している。
ソファ回路Ｂ＋を介して出力端子Ｐ１に接続している。
又、フリップフロップＦＦ、のクロック入力接点は入力
バッファ回路を介してクロック入力端子からのクロック
信号が供給されるように配線されており、出カバソファ
回路Ｂ１は制御信号入力端子ＣＮＴから供給される制御
信号の論理レベルに応じてフリップフロップＦＦ、の出
力信号を出力端子Ｐ、に転送したり、高インピーダンス
状態にする。更に、フリップフロップＦＦ。
バッファ回路を介してクロック入力端子からのクロック
信号が供給されるように配線されており、出カバソファ
回路Ｂ１は制御信号入力端子ＣＮＴから供給される制御
信号の論理レベルに応じてフリップフロップＦＦ、の出
力信号を出力端子Ｐ、に転送したり、高インピーダンス
状態にする。更に、フリップフロップＦＦ。
の反転出力Ｑをバンファ回路ＦＢ＋を介して人力信号線
り、〜Ｌ１の内の一部の人力信号線群に帰還するように
配線されている。モしてミ残余の出力端子Ｐ２〜Ｐ、に
係る出力回路も同様の構成を有しており、例えば、これ
らの出力回路はセル構造で形成されている。
り、〜Ｌ１の内の一部の人力信号線群に帰還するように
配線されている。モしてミ残余の出力端子Ｐ２〜Ｐ、に
係る出力回路も同様の構成を有しており、例えば、これ
らの出力回路はセル構造で形成されている。
そして、論理積マトリクスの適宜の格子点をプログラム
することで出力回路に形成されている上述のフリップフ
ロップでシフトレジスタやカウンタ等を形成すると同時
に、その出力を論理積マトリクスへ帰還させることによ
って複雑なシーケンシャルコントローラや、様々な信号
処理回路を実現することができる。
することで出力回路に形成されている上述のフリップフ
ロップでシフトレジスタやカウンタ等を形成すると同時
に、その出力を論理積マトリクスへ帰還させることによ
って複雑なシーケンシャルコントローラや、様々な信号
処理回路を実現することができる。
ところで、シーケンシャルコントローラや信号処理回路
における有効な技術手法として、ある信号の位相や周波
数に対して追従するように位相や周波数を同期させるこ
とで、各種機器の制御や信号処理を行うことが知られて
いる。
における有効な技術手法として、ある信号の位相や周波
数に対して追従するように位相や周波数を同期させるこ
とで、各種機器の制御や信号処理を行うことが知られて
いる。
この技術的手法によれば、夫々が異なった周波数に同期
して作動する複数のシステム間で、相互のシステムが互
いに同期をとりながら作動する場合に、一方のシステム
から転送されて来る信号の位相や周波数に追従するよう
に他方のシステムを作動させることで、他方のシステム
を一方のシステムに対して同期動作させることができる
。
して作動する複数のシステム間で、相互のシステムが互
いに同期をとりながら作動する場合に、一方のシステム
から転送されて来る信号の位相や周波数に追従するよう
に他方のシステムを作動させることで、他方のシステム
を一方のシステムに対して同期動作させることができる
。
そして、このような所謂外部同期を行う技術的手段の典
型的なものとして、Ｐ Ｌ Ｌ （ｐｈａｓｅ−１ｏｃ
ｋｅｄｌｏｏｐ）が知られており、その応用例として、
モーターの速度制御システム、ＦＭ／ＡＭ送受信システ
ム、目的の信号だけを雑音から取り出す計測器などに適
用され、ＰＬＬ用デバイスがＩＣ（集積回路）として開
発されている。
型的なものとして、Ｐ Ｌ Ｌ （ｐｈａｓｅ−１ｏｃ
ｋｅｄｌｏｏｐ）が知られており、その応用例として、
モーターの速度制御システム、ＦＭ／ＡＭ送受信システ
ム、目的の信号だけを雑音から取り出す計測器などに適
用され、ＰＬＬ用デバイスがＩＣ（集積回路）として開
発されている。
しかしながら、従来のＰＬＬ用デバイスは、各種の用途
毎に対応する専用デバイスとして開発されていたため、
用途に応じて特定のＰＬＬ用デバイスを選択する必要が
あり、又、システムの変更を行うためには別個のＰＬＬ
用デバイスに置き換えたり、更に、所望のシステムを実
現するのに適したＰＬＬ用デバイスが見つからない等の
不便や、システム設計の自由度が低いなどの問題があっ
た。
毎に対応する専用デバイスとして開発されていたため、
用途に応じて特定のＰＬＬ用デバイスを選択する必要が
あり、又、システムの変更を行うためには別個のＰＬＬ
用デバイスに置き換えたり、更に、所望のシステムを実
現するのに適したＰＬＬ用デバイスが見つからない等の
不便や、システム設計の自由度が低いなどの問題があっ
た。
本発明はこのような従来の課題に鑑みて威されたもので
あり、外部同期動作が可能且つ、回路設計者が所望の回
路仕様に応じた任意の回路を容易に実現又は変更するこ
とができる汎用性に冨んだ外部同期型プログラマブルデ
バイスを提供することを目的とする。
あり、外部同期動作が可能且つ、回路設計者が所望の回
路仕様に応じた任意の回路を容易に実現又は変更するこ
とができる汎用性に冨んだ外部同期型プログラマブルデ
バイスを提供することを目的とする。
このような目的を達成するために本発明は、適宜の格子
点をプログラム接続することによって任意のロジック回
路を実現する論理積マＩ−リクス及び論理和マトリクス
を有するプログラマブルロジック部と、外部からの信号
と上記ロジック回路で形成された内部信号との位相を比
較して、その位相の遅れと進みを示す信号を出力すると
共に、該出力を該論理積マトリクスの所定の信号入力線
に転送する位相比較回路を少なくとも内蔵するプログラ
ム可能なＩＣデバイスとした。
点をプログラム接続することによって任意のロジック回
路を実現する論理積マＩ−リクス及び論理和マトリクス
を有するプログラマブルロジック部と、外部からの信号
と上記ロジック回路で形成された内部信号との位相を比
較して、その位相の遅れと進みを示す信号を出力すると
共に、該出力を該論理積マトリクスの所定の信号入力線
に転送する位相比較回路を少なくとも内蔵するプログラ
ム可能なＩＣデバイスとした。
このような構成を有する本発明によれば、外部から供給
された外部信号と内部のプログラマブルロジック部で実
現された内部回路で発生した内部信号を位相比較器に人
力することによって、該外部信号と内部信号間の位相の
遅れ又は進みを示す信号を発生することができるので、
この位相の遅れ又は進みを示す信号が所定値に達するよ
うに上記内部回路に帰還をかけるような外部同期型シス
テムを容易且つ少ない部品点数で実現することができる
。更に、プログラマブルロジック部は適宜の格子点をプ
ログラムすることによって任意の回路を形成することが
できるので、設計の自由度が高く且つ変更等も容易に行
うことができる。
された外部信号と内部のプログラマブルロジック部で実
現された内部回路で発生した内部信号を位相比較器に人
力することによって、該外部信号と内部信号間の位相の
遅れ又は進みを示す信号を発生することができるので、
この位相の遅れ又は進みを示す信号が所定値に達するよ
うに上記内部回路に帰還をかけるような外部同期型シス
テムを容易且つ少ない部品点数で実現することができる
。更に、プログラマブルロジック部は適宜の格子点をプ
ログラムすることによって任意の回路を形成することが
できるので、設計の自由度が高く且つ変更等も容易に行
うことができる。
以下、本発明の一実施例を図面と共に説明する。
まず、第１図に基づいて構造を説明する。−この実施例
では、ＣＭＯ３半導体プロセスによって単体のＩＣ（集
積回路装置）として形成されたものであり、図中の縦線
群から成る入力信号線Ｌ１〜Ｌイとこれらの人力信号線
に対して交差するように配列された横線群から成る積項
線ｌ、〜ｌ、、とを備えると共にこれらの各交差点部分
に形成された格子点を適宜にプログラムすることによっ
て任意のロジック回路を実現することができる論理積マ
トリクス１と、これらの積項線１．−４２．ｌから作ら
れる論理積出力（図中には機能的にＡＮＤゲートで示す
）を介して接続する論理和マトリクス（図中には機能的
に多入力論理和ゲートＯＲ，〜ＯＲｉで示す）を備えて
いる。更に、入力信号線り、−Ｌ、の内の一部の入力信
号線群に外部からロジック信号を供給するための汎用入
力端子１１〜Ｉ４、制御信号を供給するための制御信号
入力端子ＣＮＴ等が設けられている。そして、論理和マ
トリクス（図中の多入力論理和ゲートＯＲｔ〜ＯＲ，）
の出力信号を外部へ出力するための複数の出力端子Ｐ１
〜Ｐｉを有する出力ポートが形成されている。
では、ＣＭＯ３半導体プロセスによって単体のＩＣ（集
積回路装置）として形成されたものであり、図中の縦線
群から成る入力信号線Ｌ１〜Ｌイとこれらの人力信号線
に対して交差するように配列された横線群から成る積項
線ｌ、〜ｌ、、とを備えると共にこれらの各交差点部分
に形成された格子点を適宜にプログラムすることによっ
て任意のロジック回路を実現することができる論理積マ
トリクス１と、これらの積項線１．−４２．ｌから作ら
れる論理積出力（図中には機能的にＡＮＤゲートで示す
）を介して接続する論理和マトリクス（図中には機能的
に多入力論理和ゲートＯＲ，〜ＯＲｉで示す）を備えて
いる。更に、入力信号線り、−Ｌ、の内の一部の入力信
号線群に外部からロジック信号を供給するための汎用入
力端子１１〜Ｉ４、制御信号を供給するための制御信号
入力端子ＣＮＴ等が設けられている。そして、論理和マ
トリクス（図中の多入力論理和ゲートＯＲｔ〜ＯＲ，）
の出力信号を外部へ出力するための複数の出力端子Ｐ１
〜Ｐｉを有する出力ポートが形成されている。
該出力ポートの出力端子Ｐ１に係る出力回路を代表して
述べると、成る論理和（図中のＯＲ０で示す）出力がＤ
型フリップフロップＦ Ｆ ＋ のデータ入力接点りに
接続し、その出力接点Ｑが出カバ７フア回路Ｂ＋を介し
て出力端子Ｐ＋に接続している。又、フリップフロップ
ＦＦ、のクロック入力接点は入力バッファ回路を介して
クロック入力端子からのクロック信号が供給されるよう
に配線されており、出力バッファ回路Ｂ＋ は制御信号
入力端子ＣＮＴから供給される制御信号の論理レベルに
応じてフリップフロップＦＦ、の出力信号を出力端子Ｐ
１に転送したり、高インピーダンス状態にする。更に又
、フリップフロップＦＦ、の反転出力Ｑをバッファ回路
ＦＢ、を介して入力信号線Ｌ１〜Ｌ、の内の一部の入力
信号線群に帰還するように配線されている。そして、残
余の出力端子Ｐ２〜Ｐ、に係る出力回路も同様の構成を
有しており、例えば、これらの出力回路はセル構造で形
成されている。
述べると、成る論理和（図中のＯＲ０で示す）出力がＤ
型フリップフロップＦ Ｆ ＋ のデータ入力接点りに
接続し、その出力接点Ｑが出カバ７フア回路Ｂ＋を介し
て出力端子Ｐ＋に接続している。又、フリップフロップ
ＦＦ、のクロック入力接点は入力バッファ回路を介して
クロック入力端子からのクロック信号が供給されるよう
に配線されており、出力バッファ回路Ｂ＋ は制御信号
入力端子ＣＮＴから供給される制御信号の論理レベルに
応じてフリップフロップＦＦ、の出力信号を出力端子Ｐ
１に転送したり、高インピーダンス状態にする。更に又
、フリップフロップＦＦ、の反転出力Ｑをバッファ回路
ＦＢ、を介して入力信号線Ｌ１〜Ｌ、の内の一部の入力
信号線群に帰還するように配線されている。そして、残
余の出力端子Ｐ２〜Ｐ、に係る出力回路も同様の構成を
有しており、例えば、これらの出力回路はセル構造で形
成されている。
更に、２は入出力端子Ｏ８ＩとＯＳ ｚの間に接続され
る発振用バッファであり、外部に発振用の水晶振動子や
ＲＣ回路を接続することによって基準クロック信号を内
部発振により形成するか、又はＯ３１から直接に外部ク
ロック信号を入力して内部フリップフロップのクロック
入力（ＣＫ）に入力する。
る発振用バッファであり、外部に発振用の水晶振動子や
ＲＣ回路を接続することによって基準クロック信号を内
部発振により形成するか、又はＯ３１から直接に外部ク
ロック信号を入力して内部フリップフロップのクロック
入力（ＣＫ）に入力する。
３は位相比較回路であり、入力端子Ｉｎ＋を介して入力
される外部信号Ｓ、と、論理和出力ＯＲ。
される外部信号Ｓ、と、論理和出力ＯＲ。
又は、フリップフロップＦＦ、の出力端子（この実施例
では、反転出力端子？：ｉ）からの内部信号３２間の位
相を比較し、その位相差を表す信号を出力する。
では、反転出力端子？：ｉ）からの内部信号３２間の位
相を比較し、その位相差を表す信号を出力する。
４はチャージポンプ回路であり、位相比較回路（この実
施例では、デジタル・フェイズ・コンパレータ）３から
出力された信号に対応するパルス幅変調されたデジタル
信号を出力端子Ｐｎ＋に出力する。
施例では、デジタル・フェイズ・コンパレータ）３から
出力された信号に対応するパルス幅変調されたデジタル
信号を出力端子Ｐｎ＋に出力する。
第２図は、位相比較回路３及びチャージポンプ回路４の
具体的な回路例を示す。即ち、位相比較回路３は、複数
のＮＡＮＤゲート及びインバータゲートで構成されたデ
ジタル型位相比較回路であり、第３図に示すように、入
力される外部信号Ｓ、に対する内部信号Ｓ２の立ち上が
りエツジにおける位相差に対応した時間幅の論理出力信
号ＳＬＩと論理出力信号Ｓｏを出力し、内部信号Ｓ２に
対して外部信号Ｓ、の位相が進むときは、論理出力信号
Ｓｕが“Ｌ”レベル、内部信号Ｓ２に対して外部信号Ｓ
Ｉの位相が遅れるきは、論理出力信号Ｓ、が“Ｈ”レベ
ルとなる。
具体的な回路例を示す。即ち、位相比較回路３は、複数
のＮＡＮＤゲート及びインバータゲートで構成されたデ
ジタル型位相比較回路であり、第３図に示すように、入
力される外部信号Ｓ、に対する内部信号Ｓ２の立ち上が
りエツジにおける位相差に対応した時間幅の論理出力信
号ＳＬＩと論理出力信号Ｓｏを出力し、内部信号Ｓ２に
対して外部信号Ｓ、の位相が進むときは、論理出力信号
Ｓｕが“Ｌ”レベル、内部信号Ｓ２に対して外部信号Ｓ
Ｉの位相が遅れるきは、論理出力信号Ｓ、が“Ｈ”レベ
ルとなる。
一方、チャージポンプ回路４は、第２図に示すように、
電源接点■ＤＤとアース接点との間に接続されたＰチャ
ンネルＭＯ３型トランジスタとＮチャンネルＭＯ３型ト
ランジスタで形成され、ＰチャンネルＭＯ３型トランジ
スタのゲート接点に論理出力信号Ｓｕが供給され、Ｎチ
ャンネルＭＯ３型トランジスタのゲート接点に論理出力
信号Ｓ。
電源接点■ＤＤとアース接点との間に接続されたＰチャ
ンネルＭＯ３型トランジスタとＮチャンネルＭＯ３型ト
ランジスタで形成され、ＰチャンネルＭＯ３型トランジ
スタのゲート接点に論理出力信号Ｓｕが供給され、Ｎチ
ャンネルＭＯ３型トランジスタのゲート接点に論理出力
信号Ｓ。
が供給されるように配線されると共に、これらの共通ノ
ード接点が出力端子Ｐｎ、に接続している。
ード接点が出力端子Ｐｎ、に接続している。
したがって、論理出力信号Ｓ、が゛Ｌルベル、論理出力
信号ＳＩｌが“Ｌ”レベルの場合に、“Ｈ＋ｔレベルの
出力Ｓ、を発生し、論理出力信号Ｓｏが“Ｈ”レベル、
論理出力信号Ｓｏが°“ＨＩ＋レベルの場合に、Ｌ”レ
ベルの出力ＳＰを発生し、その他の組み合わせの場合に
は、過渡的状態を除いて出力端子Ｐｎ＋をハイインピー
ダンス状態とする。
信号ＳＩｌが“Ｌ”レベルの場合に、“Ｈ＋ｔレベルの
出力Ｓ、を発生し、論理出力信号Ｓｏが“Ｈ”レベル、
論理出力信号Ｓｏが°“ＨＩ＋レベルの場合に、Ｌ”レ
ベルの出力ＳＰを発生し、その他の組み合わせの場合に
は、過渡的状態を除いて出力端子Ｐｎ＋をハイインピー
ダンス状態とする。
第４図は、このような構造を有する実施例の外部同期型
プログラマブルデバイスをＰＬＬに適用した場合の回路
構成を示す。即ち、第４図中の点線円に示す部分が、こ
の実施例にかかわる外部同ｊＪＩ型プログラマブルデバ
イスであり、論理積マトリクス１（第１図参照）の適宜
の格子点をプログラムすることによって１／Ｈ分周回路
１ａを実現している。そして、外付けの回路として、図
示するように、出力端子Ｐｎ＋ に抵抗とコンデンサか
ら成る低域フィルタ（ラグリードフィルタ）５を接続し
、入出力端子Ｏ３，とＯ３２の間に水晶振動子、可変容
量ダイオード、抵抗及びコンデンサ等を接続することに
よって増幅器２を含めて成る電圧制御発振回路６を構成
し、低域フィルタ５の出力信号Ｓ０を電圧制御発振回路
６の入力接点に接続している。
プログラマブルデバイスをＰＬＬに適用した場合の回路
構成を示す。即ち、第４図中の点線円に示す部分が、こ
の実施例にかかわる外部同ｊＪＩ型プログラマブルデバ
イスであり、論理積マトリクス１（第１図参照）の適宜
の格子点をプログラムすることによって１／Ｈ分周回路
１ａを実現している。そして、外付けの回路として、図
示するように、出力端子Ｐｎ＋ に抵抗とコンデンサか
ら成る低域フィルタ（ラグリードフィルタ）５を接続し
、入出力端子Ｏ３，とＯ３２の間に水晶振動子、可変容
量ダイオード、抵抗及びコンデンサ等を接続することに
よって増幅器２を含めて成る電圧制御発振回路６を構成
し、低域フィルタ５の出力信号Ｓ０を電圧制御発振回路
６の入力接点に接続している。
このように構成したＰＬＬ回路によれば、電圧制御発振
回路６が低域フィルタ５から出力された信号Ｓ０の電圧
に対応する発振周波数ｒ２の信号Ｓ３を発生し、１／Ｈ
分周回路１ａがこの信号Ｓ。
回路６が低域フィルタ５から出力された信号Ｓ０の電圧
に対応する発振周波数ｒ２の信号Ｓ３を発生し、１／Ｈ
分周回路１ａがこの信号Ｓ。
を１／Ｈに分周して内部信号Ｓ２を出力する。そして、
位相比較回路３が外部信号ＳＩと内部信号Ｓ２との位相
差を検出し、該位相差に応じた信号がチャージポンプ回
路４から出力され、更に、低域フィルタ５で積分した信
号Ｓ。が出力される。
位相比較回路３が外部信号ＳＩと内部信号Ｓ２との位相
差を検出し、該位相差に応じた信号がチャージポンプ回
路４から出力され、更に、低域フィルタ５で積分した信
号Ｓ。が出力される。
そして、このＰＬＬ回路における帰還制御を自動的に繰
り返すことで、外部信号Ｓ１と内部信号Ｓ２との位相差
が零になるように作動し、外部信号Ｓ１に対する外部同
期が実現される。
り返すことで、外部信号Ｓ１と内部信号Ｓ２との位相差
が零になるように作動し、外部信号Ｓ１に対する外部同
期が実現される。
この具体例によれば、論理積マトリクス１（第１図参照
）の適宜の格子点をプログラムすることによってプログ
ラムに応じた任意の分周比Ｎを有する１／Ｈ分周回路１
ａを実現するようにしたので、位相比較回路３に印加す
る信号Ｓ２の周波数を容易に設定することが可能となり
、汎用性に冨み、設計の自由度を大幅に向上させること
ができる。
）の適宜の格子点をプログラムすることによってプログ
ラムに応じた任意の分周比Ｎを有する１／Ｈ分周回路１
ａを実現するようにしたので、位相比較回路３に印加す
る信号Ｓ２の周波数を容易に設定することが可能となり
、汎用性に冨み、設計の自由度を大幅に向上させること
ができる。
更に、これに対して、従来のＩＣ化されたＰＬＬ用デバ
イスでは、分周回路が固定ビット数のバイナリカウンタ
等で構成され、該バイナリカウンタの使用ビット数及び
カウント数（分周比）を複数の入力端子で選択すること
によって、設定数に制限があるものの複数種類の分周回
路を実現することができる構成と戒っていた。したがっ
て、従来は、ＩＣ化されていても、この分周比を設定す
るための多数の外付は端子が必要となったり、分周比の
上限に制約がある等のため、機能を減らしたデバイスに
制限されていた。しかし、この実施例によれば、論理積
マトリクス１（第１図参照）の適宜の格子点をプログラ
ムすることによって分周回路やその他の回路を実現し且
つ変更も容易にできることから、従来のようにカウンタ
値の外部設定が不要であり、又、分周回路の分周比の設
定数についての制限も大幅に改善されることから、従来
に較べて、汎用性に冨み、設計の自由度を大幅に向上さ
せることのできるデバイスを提供することができる。
イスでは、分周回路が固定ビット数のバイナリカウンタ
等で構成され、該バイナリカウンタの使用ビット数及び
カウント数（分周比）を複数の入力端子で選択すること
によって、設定数に制限があるものの複数種類の分周回
路を実現することができる構成と戒っていた。したがっ
て、従来は、ＩＣ化されていても、この分周比を設定す
るための多数の外付は端子が必要となったり、分周比の
上限に制約がある等のため、機能を減らしたデバイスに
制限されていた。しかし、この実施例によれば、論理積
マトリクス１（第１図参照）の適宜の格子点をプログラ
ムすることによって分周回路やその他の回路を実現し且
つ変更も容易にできることから、従来のようにカウンタ
値の外部設定が不要であり、又、分周回路の分周比の設
定数についての制限も大幅に改善されることから、従来
に較べて、汎用性に冨み、設計の自由度を大幅に向上さ
せることのできるデバイスを提供することができる。
次に、他の実施例を第５図と共に説明する。まず構成を
説明すると、第５図において第１図に示した先の実施例
との相違点を述べると、複数の人力信号線Ｌ１〜Ｌ１と
積項線ｌ、〜ハの交差点部分に設けられた格子点をプロ
グラムすることによって任意のロジック回路を実現する
ことができる論理積マトリクス１及び論理和マトリクス
等及び、予め固定化した位相比較回路３、チャージポン
プ回路４の他に、電圧制御発振回路７とアクティブフィ
ルタ８が予め内蔵され、全体としてＩＣ化されている。
説明すると、第５図において第１図に示した先の実施例
との相違点を述べると、複数の人力信号線Ｌ１〜Ｌ１と
積項線ｌ、〜ハの交差点部分に設けられた格子点をプロ
グラムすることによって任意のロジック回路を実現する
ことができる論理積マトリクス１及び論理和マトリクス
等及び、予め固定化した位相比較回路３、チャージポン
プ回路４の他に、電圧制御発振回路７とアクティブフィ
ルタ８が予め内蔵され、全体としてＩＣ化されている。
位相比較回路３及びチャージポンプ回路４は、第２図に
示したのと同様の回路から戒り、外部信号Ｓ、を入力端
子Ｉｎ＋から供給するように配線され、内部信号Ｓ！を
先の実施例と同様にプログラム可能なマトリクス部から
供給するように配線されている。
示したのと同様の回路から戒り、外部信号Ｓ、を入力端
子Ｉｎ＋から供給するように配線され、内部信号Ｓ！を
先の実施例と同様にプログラム可能なマトリクス部から
供給するように配線されている。
電圧制御発振回路７は、例えば第６図の点線内に示すよ
うな回路であり、ＣＭＯ３）ランジスタ、ダイオード及
び抵抗等で構成され、入出力端子Ｏ３，とＯ３２の間に
適宜の容量のコンデンサＣを接続することによって、信
号Ｓ０の電圧レベルに対する所望の周波数の信号Ｓ３を
発生させることができる。尚、信号Ｓ０はアクティブフ
ィルタ８の出力であり、信号Ｓ３は論理積マトリクス１
のＣＬＯＣＫに供給されるように配線されている。
うな回路であり、ＣＭＯ３）ランジスタ、ダイオード及
び抵抗等で構成され、入出力端子Ｏ３，とＯ３２の間に
適宜の容量のコンデンサＣを接続することによって、信
号Ｓ０の電圧レベルに対する所望の周波数の信号Ｓ３を
発生させることができる。尚、信号Ｓ０はアクティブフ
ィルタ８の出力であり、信号Ｓ３は論理積マトリクス１
のＣＬＯＣＫに供給されるように配線されている。
アクティブフィルタ８は、例えば第７図の点線内に示す
ような増幅器９と抵抗で構成され、増幅器９の入力接点
に接続した端子ＰＦと出力端子Ｐｎ＋の間に適宜の抵抗
Ｒ０及びコンデンサＣ０を外部接続することによって、
所望の周波数特性を有する低域フィルタを実現すること
ができる。
ような増幅器９と抵抗で構成され、増幅器９の入力接点
に接続した端子ＰＦと出力端子Ｐｎ＋の間に適宜の抵抗
Ｒ０及びコンデンサＣ０を外部接続することによって、
所望の周波数特性を有する低域フィルタを実現すること
ができる。
そして、論理積マトリクス１の適宜の格子点をプログラ
ムによって接続することにより、適宜の分周比の分周回
路を形成すると、ＰＬＬを容易応実現することができる
。
ムによって接続することにより、適宜の分周比の分周回
路を形成すると、ＰＬＬを容易応実現することができる
。
この実施例によれば、位相比較回路、チャージポンプ回
路、アクティブフィルタ及び電圧制御発振回路の基本部
分を内蔵しであるので、ＰＬＬを実現する際に外付部品
を低減することができる。
路、アクティブフィルタ及び電圧制御発振回路の基本部
分を内蔵しであるので、ＰＬＬを実現する際に外付部品
を低減することができる。
又、論理積マトリクスｌは他の任意のロジック回路をも
実現することができると共に、プログラムの変更によっ
て他の特性を有するＰＬＬも実現可能であり、設計の自
由度を大幅に向上することができる。
実現することができると共に、プログラムの変更によっ
て他の特性を有するＰＬＬも実現可能であり、設計の自
由度を大幅に向上することができる。
尚、上記の２実施例では、ＣＭＯＳプロセスを適用して
製造する場合を説明したが、Ｂ１−ＣＭＯＳプロセスを
適用して、アナログ信号の処理が可能な位相比較回路な
どを内部に形成してもよい。
製造する場合を説明したが、Ｂ１−ＣＭＯＳプロセスを
適用して、アナログ信号の処理が可能な位相比較回路な
どを内部に形成してもよい。
以上説明したように本発明によれば、プログラム接続に
よって任意のロジック回路を実現する論理積マトリクス
及び論理和マトリクスを有するプログラマブルロジック
部と、出力が該論理積マトリクスの所定の信号入力線に
接続すると共に、外部からの信号と上記ロジック回路で
形成された内部信号の位相を比較して、その位相の遅れ
又は進みを示す信号を出力する位相比較回路を少なくと
も内蔵して形成されるので、該外部からの信号と内部信
号間の位相を示す信号が所定値に達するように帰還をか
けるような外部同期型システムを容易且つ少ない部品点
数で実現することができる。
よって任意のロジック回路を実現する論理積マトリクス
及び論理和マトリクスを有するプログラマブルロジック
部と、出力が該論理積マトリクスの所定の信号入力線に
接続すると共に、外部からの信号と上記ロジック回路で
形成された内部信号の位相を比較して、その位相の遅れ
又は進みを示す信号を出力する位相比較回路を少なくと
も内蔵して形成されるので、該外部からの信号と内部信
号間の位相を示す信号が所定値に達するように帰還をか
けるような外部同期型システムを容易且つ少ない部品点
数で実現することができる。
更に、論理積マトリクスを有するプログラマブルロジッ
クは適宜の格子点をプログラムすることによって任意の
回路を形成することができるので、設計の自由度が高く
且つ変更等も容易に行うことができる。
クは適宜の格子点をプログラムすることによって任意の
回路を形成することができるので、設計の自由度が高く
且つ変更等も容易に行うことができる。
特に、ＰＬＬを実現するのに極めて有効な手段となり得
る。
る。
第１図は本発明による一実施例の構成を示す実施例構成
説明図； 第２図は位相比較回路の具体的回路例を示す回路図； 第３図は第２図の位相比較回路の作動を示す波形図； 第４図は一実施例をＰＬＬ回路に適用した場合の回路図
； 第５図は他の実施例の構成を示す実施例構成説明図； 第６図は他の実施例における電圧制御発振回路の具体的
構成を示す回路図； 第７図は他の実施例のアクティブフィルタの構成を示す
回路図； 第８図は従来のプログラマブルロジックデバイスの構成
を示す従来例構成説明図である。 図中の符号： １：論理積マトリクス ｌａ；１／Ｎ分周回路 ２；増幅器 ３：位相比較回路 ４；チャージポンプ回路 ５；低域フィルタ ６；電圧制御発振回路 ７；電圧制御発振回路 ８；アクティブフィルタ ９；増幅器 （外 ヒ 第 図 ３ イを右］ｊｔＫ＄訓１ −」 第 ６ 図 第 図
説明図； 第２図は位相比較回路の具体的回路例を示す回路図； 第３図は第２図の位相比較回路の作動を示す波形図； 第４図は一実施例をＰＬＬ回路に適用した場合の回路図
； 第５図は他の実施例の構成を示す実施例構成説明図； 第６図は他の実施例における電圧制御発振回路の具体的
構成を示す回路図； 第７図は他の実施例のアクティブフィルタの構成を示す
回路図； 第８図は従来のプログラマブルロジックデバイスの構成
を示す従来例構成説明図である。 図中の符号： １：論理積マトリクス ｌａ；１／Ｎ分周回路 ２；増幅器 ３：位相比較回路 ４；チャージポンプ回路 ５；低域フィルタ ６；電圧制御発振回路 ７；電圧制御発振回路 ８；アクティブフィルタ ９；増幅器 （外 ヒ 第 図 ３ イを右］ｊｔＫ＄訓１ −」 第 ６ 図 第 図
Claims (1)
- 【特許請求の範囲】 プログラム接続によって任意のロジック回路を実現す
る論理積マトリクス及び論理和マトリクスを有するプロ
グラマブルロジック部と、 外部からの信号と上記ロジック回路で形成された内部信
号との位相を比較して、その位相の遅れと進みを示す信
号を発生する位相比較回路を少なくとも内蔵することを
特徴とする外部同期型プログラマブルデバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318960A JPH03181225A (ja) | 1989-12-11 | 1989-12-11 | 外部同期型プログラマブルデバイス |
| US07/622,578 US5075575A (en) | 1989-12-11 | 1990-12-05 | Externally synchronized programmable device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318960A JPH03181225A (ja) | 1989-12-11 | 1989-12-11 | 外部同期型プログラマブルデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181225A true JPH03181225A (ja) | 1991-08-07 |
Family
ID=18104915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318960A Pending JPH03181225A (ja) | 1989-12-11 | 1989-12-11 | 外部同期型プログラマブルデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181225A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267946A (en) * | 1975-12-03 | 1977-06-06 | Mitsubishi Electric Corp | Unlock prevention circuit of phase locked loop |
| JPS5359A (en) * | 1976-06-24 | 1978-01-05 | Toshiba Corp | Synthesizer unit |
| JPS6258722A (ja) * | 1985-09-06 | 1987-03-14 | Ricoh Co Ltd | プログラマブル・ロジツク・デバイス |
| JPS6310911A (ja) * | 1986-07-02 | 1988-01-18 | Fujitsu Ten Ltd | 電子同調チユ−ナ用制御回路 |
-
1989
- 1989-12-11 JP JP1318960A patent/JPH03181225A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267946A (en) * | 1975-12-03 | 1977-06-06 | Mitsubishi Electric Corp | Unlock prevention circuit of phase locked loop |
| JPS5359A (en) * | 1976-06-24 | 1978-01-05 | Toshiba Corp | Synthesizer unit |
| JPS6258722A (ja) * | 1985-09-06 | 1987-03-14 | Ricoh Co Ltd | プログラマブル・ロジツク・デバイス |
| JPS6310911A (ja) * | 1986-07-02 | 1988-01-18 | Fujitsu Ten Ltd | 電子同調チユ−ナ用制御回路 |
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