JPH0318269A - プリチヤージ回路 - Google Patents
プリチヤージ回路Info
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- JPH0318269A JPH0318269A JP14840489A JP14840489A JPH0318269A JP H0318269 A JPH0318269 A JP H0318269A JP 14840489 A JP14840489 A JP 14840489A JP 14840489 A JP14840489 A JP 14840489A JP H0318269 A JPH0318269 A JP H0318269A
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- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000009499 grossing Methods 0.000 claims abstract description 12
- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイツテング電源に係シ、特に電源入力コンデ
ンサのブリチャージ回路に関するものである。
ンサのブリチャージ回路に関するものである。
従来のこの種の電源のプリテヤージ回路の一例を第３図
に示し説明する。
に示し説明する。
図において、２１は入力電源、２２はスイッチ、２３は
入力平滑コンデンサ、２４はこの入力平滑コンデンサ２
３と並列に接続されたスイッチング電源回路、２５はブ
リテヤージ抵抗、２６はこのブリテヤージ抵抗２５０両
端にソース・ドレインｔｉ続した短絡用ＦＥＴ、２７．
２８は抵抗、２９は検出トランジスタで、この検出トラ
ンジスタ２９のコレクタ・エミツタ間にはソエナーダイ
オード３０とバイアス抵抗３１およびコンデンサ３２が
並列に接続卓れている。そして、この検出トランジスタ
２９のベースは抵抗２７を介してプリチャージ抵抗２５
の一端に接続され、エミツタはブリテヤージ抵抗２５の
他端に接続され、コレクタは抵抗２８を介して短絡用Ｆ
ＥＴ２６のゲートに接続されでいる。３３はバイアス抵
抗である。
入力平滑コンデンサ、２４はこの入力平滑コンデンサ２
３と並列に接続されたスイッチング電源回路、２５はブ
リテヤージ抵抗、２６はこのブリテヤージ抵抗２５０両
端にソース・ドレインｔｉ続した短絡用ＦＥＴ、２７．
２８は抵抗、２９は検出トランジスタで、この検出トラ
ンジスタ２９のコレクタ・エミツタ間にはソエナーダイ
オード３０とバイアス抵抗３１およびコンデンサ３２が
並列に接続卓れている。そして、この検出トランジスタ
２９のベースは抵抗２７を介してプリチャージ抵抗２５
の一端に接続され、エミツタはブリテヤージ抵抗２５の
他端に接続され、コレクタは抵抗２８を介して短絡用Ｆ
ＥＴ２６のゲートに接続されでいる。３３はバイアス抵
抗である。
そして、従来の電源のプリチャージ回路は、この第３図
に示すように、プリチャージ抵抗２５の両端ヲバイボー
ラトランジスタである検出トランジスタ２９のペース，
エミツタに接続し、コレクタを抵抗２８を介してプリチ
ャージ抵抗短絡用ＦＥＴ２６のゲートに接続する構成と
女っている。
に示すように、プリチャージ抵抗２５の両端ヲバイボー
ラトランジスタである検出トランジスタ２９のペース，
エミツタに接続し、コレクタを抵抗２８を介してプリチ
ャージ抵抗短絡用ＦＥＴ２６のゲートに接続する構成と
女っている。
第４図は第３図回路の動作を示すタイムチャートで、（
ａ）はスイツテ２２を示したもので！Ｄ、（ｂ）はプリ
チャージ抵抗２５の両端電圧、（Ｃ）は検出トランジス
タ２９のコレクタ電圧、（ｄ）は短絡用ＦＥＴ２６、（
ｅ）はスイッチング電源回ｗｔ２４に流れる電流Ｉｄｃ
ｔ示したものである。そして、ｖＴ！｛１＋ｖＴＨｉ
１は検出電圧を示す。
ａ）はスイツテ２２を示したもので！Ｄ、（ｂ）はプリ
チャージ抵抗２５の両端電圧、（Ｃ）は検出トランジス
タ２９のコレクタ電圧、（ｄ）は短絡用ＦＥＴ２６、（
ｅ）はスイッチング電源回ｗｔ２４に流れる電流Ｉｄｃ
ｔ示したものである。そして、ｖＴ！｛１＋ｖＴＨｉ
１は検出電圧を示す。
上述した従来のプリチャージ回路では、プリテヤージの
完了検出をトランジスタのｖｉｔｇ’ｋ用いて行ってい
るため、第４図（ｂ）に示すブリテヤージ抵抗２５の両
端電圧がＡのように検出電圧ｖＴＨＩ（一ＶＢ， ＯＦ
Ｆ）を下廻る場合は正常Ｋ動作するが、Ｂのようにスイ
ッチ電源回路２４のスタンバイバイアス電流が太き〈検
出電圧ＶＴＨエ に到達しない場合にはＦＥＴ２６はオ
ンされず、電源として不安定動作壕たは起動しないとい
う課題があった。
完了検出をトランジスタのｖｉｔｇ’ｋ用いて行ってい
るため、第４図（ｂ）に示すブリテヤージ抵抗２５の両
端電圧がＡのように検出電圧ｖＴＨＩ（一ＶＢ， ＯＦ
Ｆ）を下廻る場合は正常Ｋ動作するが、Ｂのようにスイ
ッチ電源回路２４のスタンバイバイアス電流が太き〈検
出電圧ＶＴＨエ に到達しない場合にはＦＥＴ２６はオ
ンされず、電源として不安定動作壕たは起動しないとい
う課題があった。
これを防ぐため、プリチャージ抵抗２５の抵抗値を小さ
くすると、スイッチ２２の投入時の突入従来のような直
列型ブリチャージ回路は極めて限定された用途にしか使
用できなかった。
くすると、スイッチ２２の投入時の突入従来のような直
列型ブリチャージ回路は極めて限定された用途にしか使
用できなかった。
本発明のブリテヤージ回路は、大容量入力平滑コンデン
サを有する電源回路において、上記平滑コンデンサと電
源回路の並列回路に直列に接続したブリテヤージ抵抗と
、このブリテヤージ抵抗の両端にソース・ドレインを接
続したｐ＝ ｅ 、このＦＥＴのドレイン電極に第１の
抵抗を通して負入力を接続し、出力を第２の抵抗を通し
てそのＦＥＴのゲートに接続した第１の演算増幅器と、
この第１の演算増幅器の出力を入力とし反転積分回路を
構成した第２の演算増幅器からなり、この第２の演算増
幅器の出力を上記第１の演算増幅器の正入力に接続して
なるものである。
サを有する電源回路において、上記平滑コンデンサと電
源回路の並列回路に直列に接続したブリテヤージ抵抗と
、このブリテヤージ抵抗の両端にソース・ドレインを接
続したｐ＝ ｅ 、このＦＥＴのドレイン電極に第１の
抵抗を通して負入力を接続し、出力を第２の抵抗を通し
てそのＦＥＴのゲートに接続した第１の演算増幅器と、
この第１の演算増幅器の出力を入力とし反転積分回路を
構成した第２の演算増幅器からなり、この第２の演算増
幅器の出力を上記第１の演算増幅器の正入力に接続して
なるものである。
本発明においては、プリテヤージ抵抗短絡用Ｆｌｌｉ’
ｒの過度オン状態を演算増幅器によシアナログ的に制御
し、かつ制御電圧傾斜を反転積分回路の定数で任意に設
定できる。
ｒの過度オン状態を演算増幅器によシアナログ的に制御
し、かつ制御電圧傾斜を反転積分回路の定数で任意に設
定できる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるプリチャージ回路の一実施例を示
す回路図である。
す回路図である。
図において、１は入力電源、２はスイッチ、３（以下、
電源回路と呼称する）、５は平滑コンデンサ３と電源回
路４の並列回路に直列に接続したブリテヤージ抵抗、６
はこのブリチャージ抵抗５の両端にソース・ドレインを
接続した渭、７はこのＦＥＴ ６のドレイン電極に抵抗
８を通して負入力を接続し、出力を抵抗９全通してＦＥ
Ｔ６のゲートＫ接続した演算増幅器、１０はクラング用
ツエナーダイオード、１１はバイアス抵抗、１２はツエ
ナーダイオード、１３，１４，１５．１６は抵抗、１７
は積分コンデンサ、１８は演算増幅器７の出力を入力と
し反転積分回路を構成した演算増幅器で、この演算増幅
器１８の出力を演算増幅器７の正入力κ接続している。
電源回路と呼称する）、５は平滑コンデンサ３と電源回
路４の並列回路に直列に接続したブリテヤージ抵抗、６
はこのブリチャージ抵抗５の両端にソース・ドレインを
接続した渭、７はこのＦＥＴ ６のドレイン電極に抵抗
８を通して負入力を接続し、出力を抵抗９全通してＦＥ
Ｔ６のゲートＫ接続した演算増幅器、１０はクラング用
ツエナーダイオード、１１はバイアス抵抗、１２はツエ
ナーダイオード、１３，１４，１５．１６は抵抗、１７
は積分コンデンサ、１８は演算増幅器７の出力を入力と
し反転積分回路を構成した演算増幅器で、この演算増幅
器１８の出力を演算増幅器７の正入力κ接続している。
そして、入力電源１，スイッチ２，平滑コンデンサ３，
電源回路４訃よびプリチャージ抵抗５からなるメ．イン
ループに、抵抗８，クランブツエナーダイオード１０′
ｆＩ−通して演算増幅器γにブリテヤージ電圧を送出し
、この演算増幅器７の出力は抵抗９を通して短絡用ＦＥ
Ｔ６のゲートを駆動し、壕た、この演算増幅器７の出力
は演算増幅器１８，抵抗１３，１４．１５１６督よび積
分コンデンサ１１からなる反転積分回路の入力に接続さ
れ、オた、この反転積分回路の出力は演算回路７の正入
力端子に接続するように構成されている。
電源回路４訃よびプリチャージ抵抗５からなるメ．イン
ループに、抵抗８，クランブツエナーダイオード１０′
ｆＩ−通して演算増幅器γにブリテヤージ電圧を送出し
、この演算増幅器７の出力は抵抗９を通して短絡用ＦＥ
Ｔ６のゲートを駆動し、壕た、この演算増幅器７の出力
は演算増幅器１８，抵抗１３，１４．１５１６督よび積
分コンデンサ１１からなる反転積分回路の入力に接続さ
れ、オた、この反転積分回路の出力は演算回路７の正入
力端子に接続するように構成されている。
第２図は第１図の動作説明に供するタイムテヤートで、
（ａ）はスイッチ２を示したものであり、（ｂ）はプリ
チャージ抵抗５の両端電圧、（Ｃ）は演算増幅器１８の
出力電圧、（ｄ）は短絡用ＦＥＴ ６、（．）は電源回
路４に流れる電流”ｄｃ、（ｆ）は演算増幅器７の出力
を示したものである。
（ａ）はスイッチ２を示したものであり、（ｂ）はプリ
チャージ抵抗５の両端電圧、（Ｃ）は演算増幅器１８の
出力電圧、（ｄ）は短絡用ＦＥＴ ６、（．）は電源回
路４に流れる電流”ｄｃ、（ｆ）は演算増幅器７の出力
を示したものである。
そして、この第２図において、（イ）に示す間プリチャ
ージ抵抗５の両端電圧は演算増幅器１８の出力電圧と同
じであり、會た、（ロ）は演算増幅器１８に応じたオン
抵抗を示す。ｖＴＨ１，ｖＴＨ２は検出電圧を示す。
ージ抵抗５の両端電圧は演算増幅器１８の出力電圧と同
じであり、會た、（ロ）は演算増幅器１８に応じたオン
抵抗を示す。ｖＴＨ１，ｖＴＨ２は検出電圧を示す。
つき゛に第１図に示す実施例の動作を第２図を参照して
説明する。
説明する。
い１、時刻ｔ。でスイッテ２がオンする（第２図（ａ）
参照）と、平滑コンデンサ３はブリテヤ〜ジ抵抗５ｔｌ
−通して充電し、このブリテヤージ抵抗５の両端電圧（
第２図（ｂ）参照）は時刻ｔ０て演算増幅器１８の出力
オフ電圧（検出電圧）ｖＴＲＩ”で低下する。（ＶＴＨ
１ は演算増幅器１８の出力オフ電圧を検出電圧とし
て使っているもので、原理的には何Ｖでもよい）。そし
て、検出電圧■ＴＨ０ に達すると演算増幅器Ｔは反
転し、短絡用ＦＥＴ６に駆動電圧を与えると共に演算増
幅器１８を中心とする反転積分回路を動作させるため検
出電圧■ＴＨ１は時刻ｔエから直線的に低下する。
参照）と、平滑コンデンサ３はブリテヤ〜ジ抵抗５ｔｌ
−通して充電し、このブリテヤージ抵抗５の両端電圧（
第２図（ｂ）参照）は時刻ｔ０て演算増幅器１８の出力
オフ電圧（検出電圧）ｖＴＲＩ”で低下する。（ＶＴＨ
１ は演算増幅器１８の出力オフ電圧を検出電圧とし
て使っているもので、原理的には何Ｖでもよい）。そし
て、検出電圧■ＴＨ０ に達すると演算増幅器Ｔは反
転し、短絡用ＦＥＴ６に駆動電圧を与えると共に演算増
幅器１８を中心とする反転積分回路を動作させるため検
出電圧■ＴＨ１は時刻ｔエから直線的に低下する。
演算増幅器７は、ブリテヤージ抵抗５の電圧に対し負帰
還構成をとっているため、プリチャージ抵抗５の電圧は
短絡用ＦＥＴ６のオン抵抗変化制御によシ演算増幅器１
８の出力電圧と同じ傾斜で低下（第２図（ｃ）参照）し
、演算増幅器１８の出力電圧が最低電圧なる時刻ｔ，の
時点で完全にオンとなり、プリテヤージが完了する。
還構成をとっているため、プリチャージ抵抗５の電圧は
短絡用ＦＥＴ６のオン抵抗変化制御によシ演算増幅器１
８の出力電圧と同じ傾斜で低下（第２図（ｃ）参照）し
、演算増幅器１８の出力電圧が最低電圧なる時刻ｔ，の
時点で完全にオンとなり、プリテヤージが完了する。
そして、起動後の通常の短絡用ＦＥＴ ６のオン状態で
は演算増幅器７が反転し々いよウな電圧ドロップのオン
抵抗ＦＥＴを選定するが、何等かの障害が発生し電源回
路４の電流Ｉｄｃが急増した時刻ｔ８のようなとき（第
２図（．）参照）は、短絡用ＦＥＴ６の電圧ドロップが
演算増幅器１８の残留最低電圧をオーバーし、直ちに短
絡用ＦＥＴ＆をオフさせる（第２図（ｄ）参照）ため、
回路はプリチャージ抵抗５で決壕る高インピーダンスに
なり、仮に電源回路４の主トランジスタが短絡障害を起
したときでも回路の焼損などの事故を防止する。
は演算増幅器７が反転し々いよウな電圧ドロップのオン
抵抗ＦＥＴを選定するが、何等かの障害が発生し電源回
路４の電流Ｉｄｃが急増した時刻ｔ８のようなとき（第
２図（．）参照）は、短絡用ＦＥＴ６の電圧ドロップが
演算増幅器１８の残留最低電圧をオーバーし、直ちに短
絡用ＦＥＴ＆をオフさせる（第２図（ｄ）参照）ため、
回路はプリチャージ抵抗５で決壕る高インピーダンスに
なり、仮に電源回路４の主トランジスタが短絡障害を起
したときでも回路の焼損などの事故を防止する。
以上説明したように本発明は、ブリテヤージ抵抗短絡用
ＦＥＴの過渡メン状態を演算増幅器によシアナログ的に
制御し、かつ制御電圧傾斜を反転積分回路の定数で任意
に設定できるため、あらゆる平滑コンデンサと電源回路
の組合せに対しても共通して安定したプリチャージ回路
が構威でき、咬た、プリチャージ抵抗の抵抗値も検出電
圧ｖＴＨユの設定が任意である点からバイアス電流の大
きな電源回路に対しても高抵抗値を選ぶことができ、突
入ピーク電流が小さく、かつブリテヤージ抵抗に小形小
電力抵抗を使用できる極めて有用性の高いブリテヤージ
回路を実現することができる効果がある。
ＦＥＴの過渡メン状態を演算増幅器によシアナログ的に
制御し、かつ制御電圧傾斜を反転積分回路の定数で任意
に設定できるため、あらゆる平滑コンデンサと電源回路
の組合せに対しても共通して安定したプリチャージ回路
が構威でき、咬た、プリチャージ抵抗の抵抗値も検出電
圧ｖＴＨユの設定が任意である点からバイアス電流の大
きな電源回路に対しても高抵抗値を選ぶことができ、突
入ピーク電流が小さく、かつブリテヤージ抵抗に小形小
電力抵抗を使用できる極めて有用性の高いブリテヤージ
回路を実現することができる効果がある。
第１図は本発明によるブリチャージ回路の一実施例を示
す回路図、第２図は第１図の動作説明に供するタイムチ
ャート、第３図は従来のプリチャージ回路の一例を示す
回路図、第４図は第３図回路の動作を示すタイムテヤー
トである。 ３・・・・入力平滑コンデンサ（平滑コンデンサ）、４
・・・・スイッテング電源回路（電源回路）、５・・・
・ブリテヤージ抵抗、６・・・・短絡用ＦＥＴ、７・・
・・演算増幅器、８．９・・・・抵抗、１０・・・・ク
ランプ用ツェナーダイオード、１１・・・・バイアス抵
抗、１ ２・・ツエナーダイオード、１３〜１６・・・
・抵抗、１７・・・・積分コンデンサ、１８・・・・演
算増幅器。
す回路図、第２図は第１図の動作説明に供するタイムチ
ャート、第３図は従来のプリチャージ回路の一例を示す
回路図、第４図は第３図回路の動作を示すタイムテヤー
トである。 ３・・・・入力平滑コンデンサ（平滑コンデンサ）、４
・・・・スイッテング電源回路（電源回路）、５・・・
・ブリテヤージ抵抗、６・・・・短絡用ＦＥＴ、７・・
・・演算増幅器、８．９・・・・抵抗、１０・・・・ク
ランプ用ツェナーダイオード、１１・・・・バイアス抵
抗、１ ２・・ツエナーダイオード、１３〜１６・・・
・抵抗、１７・・・・積分コンデンサ、１８・・・・演
算増幅器。
Claims (1)
- 大容量入力平滑コンデンサを有する電源回路において、
前記平滑コンデンサと電源回路の並列回路に直列に接続
したプリチヤージ抵抗と、このプリチヤージ抵抗の両端
にソース・ドレインを接続したＦＥＴと、このＦＥＴの
ドレイン電極に第１の抵抗を通して負入力を接続し、出
力を第２の抵抗を通して該ＦＥＴのゲートに接続した第
１の演算増幅器と、この第１の演算増幅器の出力を入力
とし反転積分回路を構成した第２の演算増幅器からなり
、この第２の演算増幅器の出力を前記第１の演算増幅器
の正入力に接続してなることを特徴とするプリチヤージ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148404A JP2569807B2 (ja) | 1989-06-13 | 1989-06-13 | プリチヤージ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148404A JP2569807B2 (ja) | 1989-06-13 | 1989-06-13 | プリチヤージ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318269A true JPH0318269A (ja) | 1991-01-25 |
| JP2569807B2 JP2569807B2 (ja) | 1997-01-08 |
Family
ID=15452026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148404A Expired - Fee Related JP2569807B2 (ja) | 1989-06-13 | 1989-06-13 | プリチヤージ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569807B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070160A (ko) * | 2002-02-21 | 2003-08-29 | 강석흥 | 러브 의자 |
| KR20030078408A (ko) * | 2002-03-29 | 2003-10-08 | 강석흥 | 운동 의자 |
| JP2005117777A (ja) * | 2003-10-07 | 2005-04-28 | Toshiba Elevator Co Ltd | エレベータの電力変換装置 |
-
1989
- 1989-06-13 JP JP1148404A patent/JP2569807B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070160A (ko) * | 2002-02-21 | 2003-08-29 | 강석흥 | 러브 의자 |
| KR20030078408A (ko) * | 2002-03-29 | 2003-10-08 | 강석흥 | 운동 의자 |
| JP2005117777A (ja) * | 2003-10-07 | 2005-04-28 | Toshiba Elevator Co Ltd | エレベータの電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569807B2 (ja) | 1997-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |