JPH03182938A - ブートストラップローディングの開始を制御する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、故障許容（フォルト・トレラント）システム
におけるオペレーティングシステムのブートストラップ
ローディングを制御する方法に関する。

（従来の技術） 一つの種類の故障許容コンピュータシステムは、平常の
動作中、単一のシステムとしてロックステップ同期の状
態で動作する２つ別々の演算ゾーンから構成されている
。このようなロックステップの動作中、理想的には両方
のゾーンが同一の動作を実行し、同等のデータを読み取
り、同等の出力を与える。各ゾーンは、独立した動作も
実行可能である。一つのゾーンだけの独立した動作は通
常、補修のため一方のゾーンが作動状態から外されたり
、あるいはその他の理由で動作不能となった場合に生し
る。

一方のゾーンがダウンしている間、他方のゾーンはオペ
レーティングシステムの制御下でユーザ■ ■ のアプリケーションを実行し続ける。作動への復帰時、
補修されたゾーンは、オペレーティングシステムの別の
コピーをブートストラップロードできないようにするこ
とが重要である。補修されたゾーンがオペレーティング
システムの別のコピーをロード可能であると、データ変
造の問題が生じる。つまりオペレーティングシステムの
２つの独立したコピーを実行すると、それぞれのゾーン
が故障許容システムの現動作にとって適切でないデータ
を読み書きしてしまう。これは、２つの演算ゾーンがロ
ックステップ同期の状態で動作するという基本条件に反
した実行をもたらす。

（発明が解決しようとする課題） 従って、故障許容システムの２つの演算ゾーンがオペレ
ーティングシステムの単一コピーに基づいて動作するの
を保証する方法を提供することが重要である。

（課題を解決するための手段） 本発明の別の利点は、一部が以下の説明中に記され、ま
た他の一部は以下の説明から自明であるか、もしくは発
明の実施によって会得されるであろう。本発明の利点は
、特許請求の範囲に個々に記載された手段及び組合せに
よって実現達成し得る。

本発明は従来技術の問題及び欠点を、第１及び第２の別
々な演算ゾーンを有するコンピュータシステムにおいて
、オペレーティングシステムのブトストラップローディ
ングを開始する方法を提供することによって解消する。

本方法は、第１及び第２ゾーンの選択された一方がブー
トストラップロードするのを許されていること、あるい
は第１及び第２ゾーンの選択されていない一方がオペレ
ーティングシステムを実行可能でないことを判定するス
テップ；選択されていないゾーンがオペレーティングシ
ステムのブートストラップローディングを開始していな
いことを判定するステップ；及び選択されたゾーンがブ
ートストラップロードするのを許されているか、あるい
は選択されていないゾーンがオペレーティングシステム
を実行可能でなく、しかも選択されていないゾーンがオ
ペ３ レーティンクシステムのブートストラップローディング
を開始していない場合に、選択されたゾーンへのブート
ストラップローディングを開始するステップ；を含む。

また本発明は、第１のＣＰＵと、第１のゾーンがブート
ストラップローディングを開始しているかどうかを示す
第１のビットを記憶する第１の状態レジスタとを含む第
１の個別演算ゾーン；第２のＣＰＵと、第２のゾーンが
ブートストラップローディングを開始しているかどうか
を示す第１のビットを記憶する第２の状態レジスタとを
含む第２の個別演算ゾーン・前記第２及び第１ゾーン内
の状態レジスタをそれぞれ読み取るため、第１及び第２
のゾーン間に連結されたケーブル；及び第１のＣＰＵに
おいて、第２ゾーンがブートストラップローディングを
開始していることを、第２の状態レジスタに記憶された
第１のビットが示しているかどうかを判定する手段；を
備えたコンピュータシステムも意図している。

本明細書に含まれ、明細書の一部を構成する添４ 付の図面は、発明の一実施例を示し、発明の詳細な説明
と共に発明の詳細な説明するためのものである。

（実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。

Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システムｌＯはゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１’が同
時に動作している。

この重複によって、１つのポイントで故障が発生するこ
とがなく、ゾーン１１または１１′の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テムＩＯが動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１’は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。

第２図は、故障許容コンピュータ・システムＩＯの物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーンｌ　１．！＝１１
’は、別のキャビネット１１と１２′にそれぞれ内蔵さ
れている。キャビネット１２は、バッテリ１３、電源調
整装置１４、冷却ファンＩ６およびＡＣ人力Ｊ７を有す
る。キャビネット１２’はキャビネット１２の構成要素
１３．１４．１６および１７に対応する別の構成要素を
有する。

以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テムＩＯを動作不能にすることなく、取り外して取り替
えることが■ できる。これは、処理システム２０と２０′が物理的に
分離され、モジュールがプラグによって挿入されている
別の背面板を有し、相互に独立して動作することができ
るためである。従って、これらのモジュールは、一方の
処理システムが動作を継続している間に、他方の処理シ
ステムの背面板から取り外しまたはその背面板にプラグ
によって挿入することができる。

好適な実施例の場合、重複処理システム２０および２０
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０′は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。

処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０′と相
互に接続されている。

クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、７ 処理システム２０と２０′が同期して動作することを保
証するためにタイミング信号が搬送される。

処理システム２０はまたＩ１０モジュール１００．１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０．１００’　　１１０’および１２０′
は独立した装置である。第１図、第４図および第１７図
はＩ１０モジュール１００を詳細に示す。複数のＩ１０
モジュールを図示するが、これらの重複したモジュール
はこのシステムによって要求されるものではない。しか
し、このような重複がなければ、ある程度の補償許容度
が失われる。

Ｉ１０モジュール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。

この用途に使用するため、ＣＰＵ４０、メモリ制御装置
７０、クロスリック９０およびモジュール８ 相互接続部１３０を有するデータ経路が一方のレールと
考えられ、ＣＰＵ５０、メモリ制御装置７５、クロスリ
ンク９５、およびモジュール相互接続部１３２を有する
データ経路が他方のレールと考えられる。動作が正しく
行われている間は、両方のレールのデータは同じである
。

Ｂ、故障許容システムの原理 故障許容コンピュータ・システムｌＯでは、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故障が発生する。

２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システムＩＯとして具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０′の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。

２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。

この最後の例外の場合、これらの処理システムの０ 内の一方のＣＰＵとメモリ素子を動作不能し、これによ
って同期動作を終了する。

システムがロックステップＩ１０で動作している場合、
いずれの１つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受け取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。

重複して設けられた処理システム２０および２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ人力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。

処理システム２０と２０′は同じ構成を有し、同じ入力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、Ｉ これらは同じ結果を発生すると共に同じ状態に入る。も
しこれらの処理システムが同じ状態でなく、または異な
った結果を発生すれば、これらの処理システム２０と２
０′の一方が故障していると考えられる。そこで修正動
作を行うためには、故障しているモジュールを動作不能
にする等して故障の原因を取り除かなければならない。

エラーの検出は、一般的に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なくとも、エラーのチエツクはデータが
ＣＰＵ３０と３０′から出力される前に行われなければ
ならない。そうでなければ、内部処理のエラーによって
、原子炉のような外部システムに正しくない動作が発生
するが、これは故障許容システムの設計によって防止し
ようとしている状態である。

これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するため２ には、記憶または使用する前に、ＣＰＵモジュール３０
および３０′の受け取ったデータをチエツクすることが
望ましい。そうでなければ、記憶されているエラーのあ
るデータが後がアクセスされ、その結果、別のエラーが
発生すると、特１ここのエラーのあるデータが一定期間
記憶された場合には、これらのエラーの最初の原因を見
出だすことが困難または不可能になる。時間が経過する
こととこれらのエラーのあるデータがその後処理される
ことによって、エラーの原因を追跡することができなく
なる可能性がある。

検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間Ｊによって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さくなったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。

３ 更に、処理システム２０および２０′がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。

この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。

エラー処理の好適な方法が、これと同じ日に出願された
弁理士ドケットＮＩＩＰＤ８９−２８９／ＤＥＣ−３４
４の発明の名称「ソフトウェアによるエラーの処理」と
いう出願で説明され、これは参考としてここに引用され
ている。

Ｃ，モジュールの説明 １、ＣＰＵモジュール 第１図に示すＣＰＵモジュール３０の構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図４ はＣＰＵモジュール３０およびＩ１０モジュール１００
並びにこれらの相互接続部のブロック図である。ＣＰＵ
モジュール３０および３０′の動作およびこれらに含ま
れる構成要素は一般的に同じであるため、ＣＰＵ３０の
みを説明する。

ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。

ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ・
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビットである。しかし、本発明がキャッシュＲＡＭを
有する必要はない。

５ ュール６０を共有できることが望ましい。第５図はＣＰ
Ｕモジュール３０に接続して示した１つのメモリ・モジ
ュール６０のブロック図である。

メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＦＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＥＣＣ信号を受け取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリ・ボード・アドレ
ス、バンク・アドレス、および行および列アドレスが識
別される。

第５図に示すように、各メモリ・モジュール６０はメモ
リ・アレイ６００を有する。各メモリ・アレイ６００は
ＤＲＡＭが８バンクのメモリに６ 組織されている標準ＲＡＭである。好適な実施例の場合
、高速ページ・モード型のＤＲＡＭが使用される。

メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる。

データ・トランシーバ／レジスタ６２０によってメモリ
・アレイ６００とデータ・バス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００の
各バンクに対して行および列アドレス信号と制御信号を
分配し、ロングワードのデータとその対応するＦＣＣ信
号をメモリ・ボード信号とバンク・アドレス信号によっ
て選択されたメモリ・バンクに対して転送すると共にこ
れらがそこから転送されることを可能にする。

いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、第７ フ・ライン修理用のメモリ・エラー・データとモジュー
ルのサイズのような構成データが記憶される。故障の発
生後メモリ・モジュールが取り外された場合、故障の原
因を判定するため、記憶されているデータがＥＥＰＲＯ
Ｍ６４０から取り出される。ＥＥＰＲＯＭ６４０は、ド
ライバ６３０からの行アドレス線を介して、制御ロジッ
ク６１０からのＥＥＰＲＯＭ制御信号によってアドレス
される。ＥＥＰＲＯＭ６４０は、３２ビットの内部メモ
リ・データ・バス６４５に対して８ビットのデータを転
送し、ここからこのデータを受け取る。

制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。

プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイク８ ル・タイミング信号を受け取り、またバス８０と８２で
メモリ制御装置に対して２組のＦＣＣ信号を転送すると
共にここからこれを受け取る。指示装置６１２のトラン
シーバ／レジスタによって、これらの信号をバス８０と
８２との間で授受するバッファとインターフェースが設
けられる。ステータス・レジスタ６１８に記憶されてい
るプライマリ／ミラー・マルチプレクサのビットによっ
て、メモリ制御装置７０と７５のいずれがプライマリ・
メモリ制御装置として指定され、いずれがミラー・メモ
リ制御装置として指定されかが指示され、プライマリ／
ミラー・マルチプレクサ信号がステータス・レジスタ６
１８から指示装置６１２に加えられる。

プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ボード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組９ の信号は、指定されたミラー・メモリ・ボード・アドレ
ス信号、バンク・アドレス信号、列および行アドレス信
号、サイクル・タイプ信号、サイクル・タイミング信号
、およびＥＥＣ信号を含む。

プライマリ／ミラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるか、またはその逆であるかを選択するために指
示装置６１２によって使用される。

バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＩＥＢＦＲＯＭ転送サイクルの
開始後一定の時間に、データ・バス７５のデータに対応
するＦＣＣ信号がこれらの時間分周多重化双方向線に載
置される。もしこの転送サイクルが書き込みサイクルで
あれば、メモリモジュール６０はメモリ制御装置からデ
ータとＦＣＣ信号を受け取る。もしこの転送サイクルが
読み出しサイクルであれば、メモリ・モジュール０ ６０はデータとＥＣＣ信号をメモリ・モジュールに転送
する。転送サイクルの他の時間に、アドレス信号、制御
信号およびタイミング信号は時間分周多重化双方向線で
メモリ・モジュール６０によって受け取られる。メモリ
転送サイクル、ステータス・レジスタ転送サイクル、お
よびＥＥＦＲＯＭ転送サイクルの始めに、メモリ制御装
置７０と７５がメモリ・ホード・アドレス、バンク・ア
ドレス、およびサイクル・タイプ信号をこれらの時間共
有線で各メモリ・モジュール６０に転送することが望ま
しい。

行アドレス信号と列アドレス信号は同じ転送サイクル中
に同じ行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。

シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰＵモジュール３０から入力として受け取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号を指定装置６
１２のトランシーバ／レジスタから受け取る。

シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓ　ｔｅｅｒ　ｉｎｇ
　）論理を有するリング・カウンタである。制御および
シーケンス・タイミング信号は、システム・クロック信
号、指定されたプライマリ−・サイクル・タイミング信
号、および指定されたプライマリ−・サイクル・タイプ
信号から発生される。

シーケンサ６１６は、またシステム・クロック信号、指
定されたミラー・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用２ される。高速ページモードで多重のロングワードのデー
タをメモリ・モジュール６０との間で授受するためには
、各組の列アドレスは第１の組でスタートし、１２７２
７ナノ次の列アドレス１２０がこれに続き、各々のロン
グワードのデータは前のロングワードのデータの後で１
２０ナノ秒遅れてバス８５を横切って移動される。

シーケンサ６１６は、またｔｘ／ｒｘレジスタ制御信号
を発生する。ｔｘ／ｒｘレジスタ制御信号は、トランシ
ーバ／レジスタ６２０の動作と指定装置６１２のトラン
シーバ／レジスタを制御するために発生される。データ
の流れの方向は、シーケンサ６１６のステアリングロジ
ックによって決定され、このシーケンサ６１６はｔｘ／
ｒｘ制御信号とシーケンス・タイミング信号を発生する
ことによって、指定されたプライマリ−・サイクル・タ
イプ信号に応答し、データとＥＣＣ信号がメモリ・モジ
ュール６０のトランシーバ／レジスタに対して書き込ま
れるべきであるかまたはここから読み出されるべきであ
るか、およびそれらが３ 何時量われるべきであるかを示す。メモリ書き込みサイ
クル中、ステータス・レジスタ書き込みサイクル中、お
よび書き込みサイクル中、データおよびＥＣＣ信号はバ
ス８０．８２、および８５からトランシーバ／レジスタ
にラッチされ、一方メモリ読み出しサイクル中、ステー
タス・レジスタ読み出しサイクル中、およびＥＥＰＲＯ
Ｍ読み出しサイクル中、データおよびＥＣＣ信号は、メ
モリ・アレイ６００、ステータス・レジスタ６１８、ま
たはＥＥＰＲＯＭ６４０からトランシーバ／レジスタに
ラッチされて、ＣＰＵモジュール３０に出力される。

シーケンサ６１６は、またＥＥＰＲＯＭ制御信号を発生
して、ＥＥＰＲＯＭ６４０の動作を制御する。

メモリ・モジュール６０に存在するタイミング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロック信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込み４ サイクルと１つのロングワードの全てのメモリ読み出し
および書き込みサイクルは、ＩＯシステム・クロックの
時間内、すなわち３００ナノ秒内に実行される。メモリ
読み出しおよび書き込み転送サイクルは、多重化された
ロングワードの転送によって構成されることができる。

別のロングワードが転送される毎に、メモリ転送サイク
ルは４システム・クロックの期間だけさらに延長される
。

メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＢＦＲＯＭ読み出しサイ
クルは、少なくとも２０システム・クロックの間隔を必
要とする。

指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドルス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。

指定されたプライマリ・サイクル・タイミング信５ 号が活性状態に遷移すると、サイクルが開始される。指
定されたプライマリ・サイクル・タイミング信号が不活
性状態に戻ると、サイクルは終了する。

ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの人力した
異なった状態と関連する。

これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって人力することのできるディスクリートな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱＩ
９と識別される。

各状態は、１システム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１９
を入力させるシス６ テム・クロック信号の立ち上がり区間は、これらをシー
ケンサ６１６の状態と関連させるために遷移ＴＩＤＬＥ
およびＴＩないしＴ１９として表される。すなわち、Ｔ
Ｎはシーケンサ６１６に状態ＳＥＱ　　Ｎを人力させる
システム・クロック信号の立ち上がり区間である。

ＣＰＵモジュール３Ｄがメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタートされ
る（状態５ＥＱＩを入力する）。指定されたプライマリ
−・サイクルの活性信号の表明に続く第１システム・ク
ロック信号の立ち上がり区間は、７ 遷移ＴＩに対応する。

前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのサイクルはＩＯシ
ステム・クロックの間隔で実行される。シーケンサはＳ
ＥＱ　　ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に進
み、Ｓ　Ｅ　Ｑ　　ＩＤＬＥに戻る。

しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。

メモリ・アレイ６００は、「高速ページ・モードＪ　Ｄ
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・アレイとの
データの授受け、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。

多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全ての口８ ングワードが転送されるまでシステム６１６は、５ＥＱ
４から５ＥＱ７を繰り返して循環するからである。例え
ば、もし３つのロングワードがメモリ・アレイ６００か
ら読み出され、またはこれに書き込まれているならば、
シーケンサは状態５ＢＱＩＤＬＥ、５ＥＱＩ、５ＥＱ２
．５ＥＱ３．５ＢＱ４．５ＥＱ５．５ＥＱ６．５ＥＱ７
．５ＥＱ４．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４
．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ８．５ＥＱ９
、および５ＥＱＩＤＬＥを人力する。

メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するべきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を人力する代わりに状態５ＥＱ４を人力する
ことによって、次のシステム・クロック信９ 号に応答する。

多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少な（とも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少な（とも
１０ナノ秒間表明を解かれたままになる。

メモリ転送サイクルの期間中、指定されたプライマリ行
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。

ドライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。

メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＢＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴｌの遷移の少な
くとも１５ナノ秒前からＴｌの遷移後のｌＯナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
列アドレスは、Ｔ３の遷移のｌＯナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴ６の遷移の１０ナノ秒前からＴｌの遷移の後
１５ナノ秒まで安定した状態にある。

１ ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
け取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ　（行アドレス信号）、
ＣＡＳ（列アドレス・ストローブ）およびＷＥ　（書き
込みイネーブル）が発生され、プライマリ・シーケンス
・タイミング信号と指定されたプライマリ・サイクル・
タイプ信号およびバンク・アドレス信号を使用してドラ
イバ６３０に分配される。これらの制御信号の重複した
組がジェネレータ／チエッカ６１７によって重複（ミラ
ー）シーケンス・タイミング信号と指定されたミラー・
サイクル・タイプ信号およびバンク・アドレス信号から
発生される。これらのミラーＲＡＳ、ＣＡＳ、および書
き込みイネーブル信号はエラー２ のチエツクのために使用される。

プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
・アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳＩ’ライバを有している。ジェネ
レータ／チエッカ６１７においてプライマリＲＡＳ信号
は、メモリ転送サイクル中に発生され、ジェネレータ／
チエッカをＲＡＳドライバに接続する線の１つに非多重
化される。その結果、選択されたＤＲＡＭバンクに対応
するＲＡＳドライバのみがメモリ転送サイクル中に表明
されたＲＡＳ信号を受け取る。

リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受け取られる。

ステータス・レジスタ転送サイクルとＥＢＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。

メモリ・ドライハロ３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。

プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受け取られる。

メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。

表明されたＷＥ信号は、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭバンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲＡＳおよびＣＡＳ信号を受け取る。

本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくともｌＯナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、４ 各Ｔ４の遷移の前１５ナノ秒間表明され、各Ｔ７の遷移
の期間中表明を解かれる。メモリ書き込みサイクルの期
間中、プライマリＷＥ信号は、Ｔ３の遷移の期間中表明
され、最初のＴ４の遷移の少なくとも１０ナノ秒前から
安定し、最後のＴ７の遷移に期間中表面を解かれる。

プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。

このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。

転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＦＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。し５ かし、これらの同じ線は転送サイクル中の他の時間に制
御信号（例えば、サイクル・タイプ）およびアドレス信
号（例えば、メモリ・ボード・アドレスおよびバンク・
アドレス）信号を転送するために使用される。

プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＦＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。

サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル６ ・タイミング信号の活性化と同時に遷移を開始しくシー
ケンサはＳＥＱ　　ＩＤＬＥ状態にあるが）、Ｔ２の間
安定状態にある。従って、指定装置６１２のトランシー
バ／レジスタにおいて、受信機は起動され、送信機は少
なくとも状態５ＥＱ２の終わり迄そのトリステート・モ
ードにセットされる。

サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受け取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔｘ／ｒｘ制御信号とシーケンス・タイミン
グ信号を発生する場合に使用される。例えば、データ・
トランシーバ／レジスタ６２０および指定装置６１２の
トランシーバ／レジスタにおいて、受信機は起動され、
送信機は書７ き込みサイクル全体を通してシーケンサ６１６によって
トリステート・モードにセットされる。しかし、読み出
し期間中のデータ・トランシーバ／レジスタ６２０およ
び指定装置６１２のトランシーバ／レジスタの場合、受
信機はトリスチー１・・モードにセットされ、送信機は
サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号がこのサイクルの開始時点
で受け取られた後シーケンサ６１６によって起動される
。

適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。

好適なコードはｌビット修正、２ビット検出のエラー修
正コード（Ｆ　ＣＣ）であることが望ましい。

メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデー夕をデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。

ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少なくとも１０ナノ秒前に安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７θと７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。

メモリ書き込みサイクルの期間中に指定装置６１２によ
って受け取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０に９ よって受け取られたロングワードのデータは、メモリ・
アレイ６００の８つのバンクの各々に於けるＤＲＡＭの
データ入力とＥＣＣ発生装置６２３に加えられる。発生
されたＦＣＣは比較器６２５によって指定されたプライ
マリ・ＦＣＣと比較される。指定されたプライマリ・Ｅ
ＣＣ信号は、また指定されたミラー・ＥＣＣ信号と共に
ＥＣＣ比較器６２５に加えられる。

ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらのトランシー
バ／レジスタにラッチされる。このデータはＥＣＣ発生
装置６２３に与えられ、その出力はメモリから読み出さ
れたＥＣＣと比較される。

０ ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＥＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。

データバス８５とバス８０および８２で転送されたデー
タとＥＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ　　ＩＤＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送または多重ロングワー
ド転送の最後のロングワードの場合）安定した状態にあ
る。この時間間隔の間、メモリ制御装置７０と７５は、
バス８０と８２の時間を共有したアドレス信号と制御信
号を加えない。データ・トランシーバ／レジスタ６２０
の送信機と指定装置６１２のトランシーバ／レジスタの
送信機は、これに続くＴ　ＩＤＬＥ遷移の期間中、トリ
ステート・モードにセットサレル。

比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミンク信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミンク信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミンク信号、サイクル・タイプ信号、メモリ・ボー
ドアドレス信号、ハング・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指定されたプライマリ行アド
レス信号および列アドレス信号はドライハロ３０の出力
から比較器６１４に加えられる。そこで両方の組の信号
が比較される。

もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・ア２ ドレス・エラー信号、バンク・アドレス・エラー信号、
行アドレス・エラー信号、列アドレス・エラー信号、サ
イクル・タイプ・アドレス・エラー信号、およびサイク
ル・タイミング・エラー信号は比較器から発生すること
ができる。

ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク・アドレス信号、サイクル・タイ
プ信号およびサイクル・タイミング信号を使用して、発
生されたミラー制御信号およびタイミング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、ミラー
ＲＡＳ信号、３ ＣＡＳ信号およびＷＥ倍信号ジェネレータ／チエッカに
よって内部的に発生される。ジェネレータ／チエッカ６
１７は、プライマリＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信
号よびシーケンス・タイミング信号をミラーＲＡＳ信号
、ＣＡＳ信号、ＷＥ倍信号およびシーケンス・タイミン
グ信号と比較する。

もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。

エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受け取ったエラー信号に応答して、アド
レス／制御エラー・４ ロンツク６２１はアドレス／制御エラー信号をＣＰＵモ
ジュール３０に転送し、アドレス信号・制御信号、また
はタイミング信号のいずれかの間で比較のミスが発生し
たことによる故障を検出したことを示す。アドレス／制
御エラー信号は、エラーを処理するためにメモリ制御装
置７０と７５のエラー・ロジックに送られる。アドレス
／制御エラー信号をＣＰＵモジュール３０にすることに
よって、ＣＰＵ／ＭＥＭ故障が発生するが、これは他の
セクションで詳細に論じる。

比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジスタ６１８に加
えられる。エラー信号および故障に関連するアドレス信
号、制御信号、タイミング信号、データ信号およびＥ、
ＣＣ信号の全ては、−時的にステータス・レジスタに記
憶され、エラーの診断と修復を可能にする。

本発明の１つの特徴によれば、３２ビットのデータ・バ
ス８５が１本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。

５ 従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。

しかし、メモリ制御装置７０と７５によってメモリ・モ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの他全性がメモリ・
モジュール６０によって検証される。

第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＦＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証す６ る。更に、メモリー書き込みサイクルの期間中にＤＲＡ
Ｍのデータ入力に与えられたデータは、ＥＣＣ発生装置
６２３に加えられる。ＥＣＣ発生装置６２３は、このデ
ータ応する１組の発生されたＥＣＣ信号を発生し、この
発生されたＥＣＣ信号をＥＣＣ比較器６２５に加える。

指定されたプライマリＥＣＣ信号は発生されたＥＣＣ信
号と比較され、メモリ制御装置７０によってデータ・バ
ス８５に転送されたデータがメモリ・アレイ６００のＤ
ＲＡＭに記憶されているデータと同じであるかどうかを
検証する。

メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＢＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＦＣＣ比較器に
加えられ、このＦＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受け取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。

もしＥＣＣ比較器６２５によって監視されてい７ るＥＣＣ信号のいずれかの対の間に比較のミスがあれば
、ＦＣＣ比較器は適当なエラー信号を発生する。第６図
に示すように、プライマリ／ミラーＦＣＣエラー信号、
プライマリ／発生されたＢＣＣ信号エラーおよびメモリ
／発生されたＦＣＣエラー信号はＦＣＣ比較器によって
発生することができる。

ＥＣＣ比較器６２５からのこれらのＦＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＦＣＣエラ
ー信号の各々およびＦＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。

ＦＣＣエラー信号はＦＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＦＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＦＣＣのチエツクの期間中
またはメモリ８ 読み出しサイクル行われる１つのＥＣＣのチエツクの期
間中のいずれかで発生する可能性がある。

第６図に示すように、ボード選択ロジック６２７はメモ
リの背面板からスロット信号を受け取る。

これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこてこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ホード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。

３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。

９ メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３は、診断コー
ド、コンソール・ドライバ・コード、およびブートスト
ラップ・コードの一部のようなある種の標準コードを保
持している。

ＥＥＦＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ・パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。

等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ０ ５５は、システムＲＯＭ４３、ＥＥＰＲＯＭ４４、およ
びスクラッチ−パッドＲＡＭ４５とそれぞれ同じであり
、同じ機能を実行する。

第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。

処理システム２０′内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。

第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受け取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、１ これらのソースの１つからアドレスを選択する。

これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。

ＣＰＵ３０からのデータは、受信機７０５を介して受け
取られＤＭＡからのデータはエンジン８００を介して受
け取られるので、マルチプレクサ７０２の出力はマルチ
プレクサ０の入力である。

マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０′に送られるからである。

２ メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。

マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の人力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを６７列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。行／列アドレスの２２ビットが１１本
の線に多重化される。好適な実施例の場合、２２ビット
の６７列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ボード・ビットはト
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トはＥＣＣ信号と多重化され３ る。

マルチプレクサ７２５は、メモリ制御装置７０に対する
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ・リフレッシュ動
作を開始する。

マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＥＣ’Ｃ／アドレス線に載置する。マルチプ
レクサ７３０は、これらの時間分割多重化線がボード／
バンク・アドレスと別の制御情報ならびにＥＣＣ情報を
、異なった時間に、搬送するこを可４ 能にする。

ＥＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受け取られ、入力としてＥＣＣジェネレータ
／チエッカ７３５に加えられ、メモリ・モジュール６０
によって発生されたＦＣＣをメモリ制御装置７０によっ
て発生されたＦＣＣと比較する。

ＥＣＣジェネレータ／チエッカ７３５に対する他の人力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリ・モジ
ュール６ｏに送られたメモリ・データを入力として受け
取るか、または受信機７４５を介してメモリ・モジュー
ル６０から受け取られたメモリ・データを入力として受
け取る。マルチプレクサ７４０は、ＥＣＣジェネレータ
／チエッカ７３５に対する人力であるこれらのメモリ・
データの組の１つを選択する。

ジェネレータ／チエッカ７３５は、次に適当な５ ＦＣＣコードを発生し、このコードは、マルチプレクサ
７３０に送られる以外に、またＥＣＣ修正装置７５０に
も送られる。好適な実施例の場合、ＥＣＣ修正装置７５
０はメモリ・モジュール６０から受け取られたメモリ・
データ内の全てのシングル・ビットエラーを修正する。

ＦＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。

マルチプレクサ７５２に対する他の人力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライハ
フ５３を介してＣＰＵ３０に送られる。

比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータかドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。

比較器７５５６ からの出力はＣＭＰエラー信号であり、この信号はこの
ような比較エラーがあるか無いかを示す。

第９図においてＣＭＰエラー・ロジックに供給される。

第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６０に記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６０から読み出されたデータに発生されたＦＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＦＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＦＣＣパリティ−信号と比較する
。

パリティ−発生装置７７０は、デマルチプレクサ７２０
から受け取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とにつ７ いて同し種類のチエツクを実行する。パリティ−発生装
置７７０からのアドレス・パリティ−信号はドライバ７
７２によって比較器７７５に送られ、この比較器７７５
は制御装置７５からまたアドレス・パリティ−信号を受
け取る。比較器７６５と７７５の出力はパリティ−・エ
ラー信号であり、これらの信号は第９図のエラー・ロジ
ックに供給される。

第８図はＤＭＡエンジン８００の基礎を示す。

好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ）　８１０、ＤＭＡ制御装置８
２０、およびＤＭＡレジスタ８３０を有する。トライバ
８１５と受信機８１６によって、メモリ制御装置７０と
クロスリンク９０との間にインターフェースが設けられ
る。

ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受け取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に８ 構成する。制御装置８２０によって、データ・ルータ８
１０が第７図に示すクロスリンク９０からのデータと制
御信号をメモリ制御７０回路に送るように、その構成が
また設定される。データ・ルータは、その状態信号をＤ
ＭＡ制御装置８２０に送り、このＤＭＡ制御装置はこの
信号を他のＤＭＡ情報と共に第９図のエラー・ロジック
に伝える。

レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。

次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６０に送られる
。

上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、およ９ び７５′は、またある種の基本的なエラー動作を実行す
る。第９図は、このようなエラー動作を実行するハード
ウェアの好適な実施例の１例を示す。

第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆｉｒｅｗａｌｌ）のミス比較
信号およびアドレス／制御エラー信号のようなある種の
外部信号と同様に、診断エラー・ロジック８７０に対す
る入力である。好適な実施例の場合、診断エラー・ロジ
ック８７０はクロスリンク９０と９５を介してシステム
ＩＯの他の構成要素からエラー信号を受け取る。

診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラ０ −情報を含む。システム故障エラー・アドレス・レジス
タ６５は、エラーが発生した場合、ＣＰＵ４０と５０が
通信を行っていたメモリ・モジュール６０内にアドレス
を記憶する。

診断エラー・ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受け取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰＵ
／ＩＯエラー、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故
障の存在を判定する。

ＣＰＵ／ＩＯエラーは、バス４６のＣＰＵ／ＩＯサイク
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に発生するエラーであり、好適な実施例
の場合、主としてソフトウェアによって処理される。Ｃ
ＰＵ■ ／ＭＥＭ故障は、ＣＰＵの正しい動作またはメモリの内
容を保障することのできないエラーである。

エラー・カテゴリー化ロジック８５０からの出力は、エ
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲート８５６を介してクロスリンク９０と９５に送ら
れる。

エラー・コードを受け取った後、クロスリンク９０．９
５．９０′、９５′はメモリ制御装置にリトライ要求信
号を送る。第９図に示すように、メモリ制御装置７０の
エンコーダ８９５はサイクル・タイプ情報とエラー信号
〔サイクル・クオリファイヤ（ｑｕａｌｉｆｉｅｒｓ）
として纏めてに示される〕と共にリトライ要求信号を受
け取る。エンコーダ８９５は、次にシステム故障エラー
・レジスタ８９８に記憶するための適当なエラー・コー
ドを発生する。

システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。

２ システム故障エラー・レジスタ８９８とは違って、診断
エラー−レジスタ８８０はクロスリンク・レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ・モジュール６０内の修正不可能なＦＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。

診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのビットを含んでいる。

これらのビットは、所望のメモリーロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸｌ０ビット、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー・
アドレス・レジスタ８６５が凍結される。

第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コート・工３ ラー・ディスエーブル部８７８のエラー・デスエーブル
・コード、およびミラー・バス・ドライバ・イネーブル
部８７６のミラー・バス・ドライバ・イネーブルコード
のようなある種の状態情報を記憶する。ＤＭＡ比率コー
ドは、ＤＭＡに割り当てることのできるメモリ帯域幅の
部分を特定する。

エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス・ドライバを動作させる信号を与えられる。

４、　クロスリンク メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。

般的に、クロスリンク９０および９５によって、ＣＰＵ
モジュール３０．ＣＰＵモジュール３０′Ｉ１０モジユ
ール１００．１１０．１２０、およびＩ１０モジュール
１１０′、１１０’、１２０′との間の通信が行われる
。（第１図参照）４ クロスリンク９０と９５は、第１Ｏ図に示すように、並
列レジスタ９１０と直列レジスタ９２０の両方を含む。

両方のタイプのレジスタは、本発明の好適な実施例でプ
ロセッサ間の通信を行うために使用される。通常の動作
の期間中、処理システム２０と２０′は同期され、デー
タはそれぞれクロスリンク９０／９５と９０’／９５’
の並列レジスタ９１０を使用して、処理システム２０と
２０’との間で交換され、処理システム２０と２０′が
同期されていない場合、ブートストラッピングの期間中
に最も顕著に現れるように、データは直列レジスタ９０
２によってクロスリンクの間で交換される。

並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことてあり、こらはメモリ・モジュ
ール６０内には存在しない。

５ Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するか、ゾーン・アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システム１０全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペースｊという用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。

第１０図に示す並列レジスタは、通信レジスタ９０６と
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニ６ −クなものであるため、書き込みの目的のための通信レ
ジスタ９０６のアドレスは、ゾーン・アドレス・スペー
スになければならない。もしそうでなければ、処理シス
テム２０と２０’は、ロックステップ同期状態にあり同
じ一連の命令を異同時に実行しているため、ゾーン・ユ
ニーク・データをゾーン１１内の通信レジスタ９０６の
みに記憶することはできず、これらはこの同じデータを
ゾーン１１′内の通信レジスタ９０６’　　（図示せず
）にも記憶しなければならない。

しかし、読み出しのための通信レジスタ９０６のアドル
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことができ、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。

Ｉ１０リセット・レジスタ９０８は、システム・アドル
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールがリセット状態にあるかど
うかを示すため、１つのＩ７ １０モジユールに対して１ビットを有する。Ｉ１０モジ
ュールがリセット状態にある場合、これは効果的にディ
スエーブルされる。

並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。

並列クロスリンク−レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、プロセッサ
２０と２０′が例えロック・ステップ同期状態（例えば
、位相ロック状態およびこれと同じ状態）で動作してい
なくても、これらのプロセッサ２０と２０′に通信を行
なわせることである。好適な実施例の場合、幾つかの並
列レジスタがあるが、本発明を理解するためにこれらを
説明する必要はない。

制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらの８ フラグの１つはＯ８Ｒビット９１３であり、これはブー
トストラビングのために使用され、対応するゾーンの処
理システムがブートストラブ・プロセスが既に終了して
いるかまたはこのシステムが再同期を行ったかのいずれ
かの理由のために、この処理システムが既にそのブート
ストラブ・プロセスを開始したかどうか、またはそのゾ
ーンに対する動作システムが現在勤作中であるかとうか
を示す。

制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター−モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１Ｂは、クロスリンク９０をクロ
スリンク・オフ・モード、デュプレ９ ックス・モード、クロスリンク・マスター・モード、ま
たはクロスリンク・スレーブ・モードのいずれかにある
ものとして識別する。

直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
け取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。

第１１図は、プライマリ・クロスリンク９０およびミラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。

対応するクロスリンクの構成要素は、好適な実施例では
、クロスリンク９０′および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互０ 接続部１３０．１３２．１３０′および１３２′との間
に送られる。

第１２図は、ルート・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。

第１１図は、プライマリ・クロスリンク９０とミラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。

プライマリ・クロスリンク９０の構成要素と同じミラー
・クロスリンク９５の回路の構成要素は同じ番号で示す
が、ミラー制御装置の場合には番号の次にｒｍＪの文字
を付ける。

第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイミ
ングを保証し、これ１ によって同期を維持する。第１１図に示すように、メモ
リ制御装置７０からの制御コードは、バス８８を介して
ラッチ９３１に送られ、次にラッチ９３２に送られる。

このよらなラッチを行う理由は、適当な遅れを与えてメ
モリ制御装置７０からのデータがメモリ制御装置７０′
からのデータと同時にクロスリンク９０を通過すること
を保証することである。

もしメモリ制御装置７０からのコードがクロスリンク９
０′を介して処理システム２０′に送られるべきであれ
ば、ドライバ９３７が起動される。

メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣ３ＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受け取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。

マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかま２ たはメモリ制御装置７０′からきたものであるかが決定
され、これらのコードはマルチプレクサ９３５の出力に
加えられる。この出力は、再び正しい遅延目的のため、
ラッチ９３９の記憶され、もしこれらのコードがモジュ
ール相互接続部＋３０に送られるべきてあれば、ドライ
バ９４０が起動される。

データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介して１つの方向のみに流れるが、制
御信号はそのトランザクションの期間中に双方向に流れ
るという事実を反映している。これと同じ理由のため、
バス８８と８９のデータ線は双方向であるが、制御方向
は双方向ではない。

バス８８を介してメモリ制御装置７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４３ に入る。第１１図の場合と同様に、第１２図のラヨチに
よって同期を維持するための正しいタイミングが与えら
れる。メモリ制御装置７０′から出力されるデータは受
信装置９８６によってバッファされ、ラッチ９８８に記
憶され、次にマルチプレクサＭＵＸＡ９６６の入力に向
かう。マルチプレクサ９６６の出力は、ラッチ９８６に
記憶され、もしドライバ９６９が起動されれば、モジュ
ール相互接続部１３０に送られる。

第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ８ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１Ｏ′から
制御コードを受け取り、ラッチ９４３に転送するため並
列レジスタ・コードまたはラッチ９４１からのコードの
いずれかを選択する。もしこれらの制御コードがクロス
リンク９０′に転送されるべきであれば、ドライバ９４
６が起動される。クロスリンク９０′４ からのコード（および従ってメモリ制御装置７０′から
の制御コード）は受信機９４７いよってバッファされ、
ラッチ９４８に記憶され、入力としてマルチプレクサＣ
８ＭＵＸＤ９４５に加えられる。

マルチプレクサＣ８ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を入力とし
て受け取る。

マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０′からのコードの
いずれかを選択し、これらの信号を人力としてマルチプ
レクサＣ８ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを人力として受け取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドラ５ イバ９５１が起動される。

マルチプレクサ９４９に対する入力であるエラー・コー
ドＥＲＲの目的は、レールの１つのエラーによって、レ
ールとしての同じゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これによってトラスチックだが恐らく必要のないアク
ションが発生する。このことを回避するため、クロスリ
ンク９０はＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０を
有し、このゲートによってマルチプレクサ９４５と９４
５ｍの出力が比較される。もしこれらの出力が異なって
いれば、ゲート９６０によってマルチプレクサ９４９は
ＥＲＲコードを選択する。

ＥＸＣＬＵＳＩＶＥ　　ＯＲアゲ−９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ・モジュール
６０に対するシ６ ングル・レール・インターフェースはデータとアドレス
に対して同じ結果を達成する。

第１２図に示すデータとアドレスの流れは第１１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられる。

並列レジスタ９１０からのデータによって別の入力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＵＸＣ９７６に対する入
力であり、このマルチプレクサＭＵＸ’Ｃ９７６は、ま
たもともとメモリ制御装置７０から送られてラッチ９６
１に記憶されているデータとアドレスを受け取る。マル
チプレクサ９７６は、次にこれらの入力の１つを選択し
てラッチ７９８に記憶する。もしモジュール相互接続部
１３０から人力されたものであれ、メモリ制御装置７０
から入ノＪされたものであれ、もしデータとアドレスが
クロスリンク９０′に送られるべきであれば、ドライバ
９８４が起動される。

７ クロスリンク９０′から入力されたデータは受信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する人力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の人力はラッチ９８０の出力であり
、このラッチ９８８はラッチ９７８から人力されたデー
タとアドレスを有している。マルチプレクサ９８２は次
にその人力の１つを選択し、こらば次にラッチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。

クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック９９６、および
デコード・ロジック９９８によって発生される幾つかの
信号によって制御される。

８ 適当な入力ソースを選択するため、このロジックによっ
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９６６．９７４．９７
６、および９８２を制御する信号が与えられる。更に、
このデコード・ロジックは、またドライバ９４０．９４
６．９５１．９６９８４．９９２、および９９４を制御
する。

る。

制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード−ロジック９
７０．９７１，９７０ｍ、９７１ｍ１および９９６によ
って発生される。デコード・ロジック９９８．９７０お
よび９７０ｍは、データとコードがそれ自身のゾーンか
ら受け取られるか他のゾーンから受け取られるかを制御
するのに必要なデータとコードをこのロジックか受け取
ることを保証する位置に持続される。

デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証９ することである。この「初期デコード」によって、デー
タ・アドレスとコードが全てのケースで適切なりロスリ
ンクに送られることを確認する。このような初期デコー
ド・ロジックがなければ、クロスリンクは全てそれらの
ドライバが不能にされた状態におかれる可能性がある。

メモリ制御装置のトライバがまた不能にされれば、その
クロスリンクは決してアドレス、データおよび制御コー
ドを受け取らず、そのクロスリンクに接続されているＩ
１０モジュールの全てを効率的に不能にする。

デコード−ｏシック９７０．９７１．９７０ｍ、９７１
ｍ、および９９８によって発生されたドライバ制御信号
を説明する前に、これらのゾーン、従ってクロスリンク
９０と９５がとることのできる異なったモードを理解す
る必要がある。第１３図は、異なった状態ＡないしＦお
よび各モードに対応するこれらの状態を説明する表であ
る。

開始時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモード０ の場合、両方のゾーンのコンピュータ・システムは独立
して動作している。これらのゾーンの１つの動作システ
ムが他方のゾーンのＩｌｏと通信を行う能力を要求し、
その要求が受け入れられた後、これらのゾーンは状態Ｂ
とＣとして示されるマスター／スレーブ・モードに入る
。このようなモードの場合、マスターであるゾーンは動
作しているＣＰＵを有し、そのゾーンおよび他方のゾー
ンのＩ１０モジュールを制御する。

再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同じマスター／スレーブモードに戻る。

しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター・スレーブ・モードの１つ
に入る。

スレーブはそのプロセッサーがＣＰＭ／ＭＥＭ故障を経
験したゾーンである。

状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。

第１１図および第１２図に示すデコード・ロジック９７
０．９７０ｍ、９７１，９７１ｍ、９９８（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定するため、第１０図に示す再同
期モード・ビット９１５とクロスリンク・モード・ビッ
ト９１６に２ アクセスする、更に、このクロスリンク・デコード・ロ
ジックは、またデータ・トランザクションの期間中にメ
モリ制御装置７０と７５から送られたアドレスの一部を
受け取って分析し、クロスリンク・マルチプレクサとド
ライバの状態をどのようにして設定するかをクロスリン
ク・デコード・ロジックに対して更に指示すアドレス情
報を取り出す。

マルチプレクサの状態を設定するのに必要な情報は、−
魔界なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあり３ れば、これらのマルチプレクサはまた他方のゾーンから
データ、アドレスおよびコードを選択する。

クロスオーバー・モードの場合、モジュール相互接続部
に送られるべきデータはチエツクのため他方のゾーンか
ら受け取られるべきである。好適な実施例の場合、モジ
ュール相互接続部＋３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受け取り、モ
ジュール接続部は、ゾーン１１’のミラー・レールから
データ、アドレスおよびコードを受け取る。または、モ
ジュール相互接続部１３２はゾーンＩＩ’のプライマリ
・レールからデータ、アドレスおよびコードを受け取る
ことができ、これによって、一方のゾーンのプライマリ
・レールを他方のゾーンのミラー・レールと比較するこ
とが可能になる。

マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受け入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、４ アドレスおよびコードがＩ１０モジュールから受け取ら
れる場合と、クロスリンクが再同期スレーブ・モードで
あり、データ、アドレスおよびコードが他方のゾーンの
メモリ制御装置から受け取られる場合の両方について、
真実である。

もしメモリ制御装置７０および７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。

もしこの情報がメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデ５ 一夕を選択するようにまたセットされ、もしＥＸＣＬＵ
ＳＩＶＥ　　ＯＲゲート９６０と９６０ｍがクロスリン
ク９０と９５を介して転送されたデータの間で比較のミ
スを識別すれば、ＥＲＲコードを選択するようにセット
される。この後者の場合、マルチプレクサ９４９と９４
９ｍの制御は、クロスリンクロジックからではなくてＥ
ＸＣＬＵＳＩＶＢＯＲゲート９６０と９６０ｍから行わ
れる。マルチプレクサ９４９と９４９ｍは、クロスリン
ク・レジスタ９１０が要求された場合には、これらのレ
ジスタからコードをまた選択し、これらのコードが要求
された場合には、マルチプレクサ９４５と９４５ｍの出
力をまた選択する。マルチプレクサ９４５と９４５ｍは
、それぞれマルチプレクサ９４２と９４２ｍからの出力
かまたはそれぞれクロスリンク９０′と９５′からのＩ
１０コードかのいずれかを選択する。

マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するか、６ またはデータとアドレスがＩｌｏに対してかまたはメモ
リの再同期の期間中かのいずれかにクロスリンク９０′
に送られるべきである場合、メモリ制御装置９０からの
データとアドレスを選択するかのいずれかである。

ドライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のｌ１０）ランザク
ジョンの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
またはスレーブ・モードの場合に動作される。ドライバ
９５１と９５１ｍは常に動作されている。

ドライバ９６９はゾーン１１に対するｌ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１’のＩｌｏに送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０′７ からデータを受け取る。ドライバ９９２と９９４は、デ
ータがメモリ制御装置７０に送られている場合に動作さ
れる。ドライバ９９４は、シリアル・クロスリンク・レ
ジスタ９１０の内容が読み出されている場合に動作され
、ドライバ９９２は全ての他の読み出し期間中に動作さ
れる。

５、発振器 両方の処理システム２０と２０′が各々同じ機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システムＩＯは、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対８ するクロック信号の間の位相差を最小にするために、タ
イミング・システムを有している。

第１４図は、処理システム２０と２０′で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００′の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００′の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。

第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６Ｍｈｚの基発明９ 振器信号を発生する。ＶＣＸＯ２０５の周波数は入力の
電圧レベルによって調整することができる。

クロック分配チップ２１０は基本発振器信号を分周し、
全て同じ周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ　　ＬおよびＰＣＬＫ　　Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ　　ＬとＭＣＬＫ　　Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと位相の
関係を示す。クロック信号ＰＣＬＫ　　Ｌ、ＰＣＬＫ　
　Ｈ，ＭＣＬＫ　　Ｍ、およびＭＣＬＫＨは約３３．３
３Ｍｈｚであることが望ましい。クロック・チップ２１
０は、また第１５図に示す１６．６６Ｍｈｚの位相ロッ
ク・ループ信号ＣＬＫＣＨをまた発生する。この位相ロ
ック・ループ信号は、この信号をバッファするクロック
・ロジック２２０に送られる。

　００ クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック・ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’　　Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受け取る。遅延素子２２５は、クロック・
ロジック・バッファ２２０′からのケーブル・ラン（ｃ
ａｂｌｅ　ｒｕｎ）による遅延を概算する。

位相検出器２３０は、その入力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸＯ２０５の周波
数を変換する。

位相検出器２３０の他方の出力は、位相エラー０１ 信号２３６であり、これは可能性のある同期の故障を示
す。

第１６図は、位相検出器２３０の詳細図である。

位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受け取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受け取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。

もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５は「５ＬＡ
ＶＥ」の位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′か「マスター」の位置にあれば、処理システ
ム２０と２０′は位相ロックされず、非同期の状態で（
独立して）動作する。

位相差信号２３５の電圧水準は、また電圧比較　０２ 器２３４に対する人力であり、これらの位相差は位相の
進みと遅れの許容範囲を表す電圧Ｖ　ｒ　ｈ　ｌ　ｌお
よびＶ　ｔ　ｈ　Ｉ　２である。もしこの位相差が許容
範囲であれば、ＰＨＡＳＥ　　ＥＲＲＯＲ信号は活性化
されない。もしこの位相差が許容範囲以外であれば、Ｐ
ＨＡＳＥ　　ＥＲＲＯＲ信号２３６は活性化され、クロ
ック・デコーダ２２０を介してクロスリンク９５に送ら
れる。

６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。このＩ１０モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適応することができる。

第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　＋
０００の好適な実施例の構成要素を示す。ファイヤウオ
ールｌ０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビットのバス・インターフェース１
８１０とバス１０２０に接続するための３２ビットのバ
ス・インターフェース】８２０を有する。インターフェ
ース１８１０と１８２０は　０３ 内部ファイヤウオール・バス１８１５によって接続され
、このファイヤウオール・バス１８１５はまたファイヤ
ウオール１０００の他の構成要素とも相互に接続される
。バス１８１５は１６または３５ビット幅の並列バスで
あることが望ましい。

Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からハス１０２０にデータを書き込む。

この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受け取った自分自身のコピーとチエ
ツクする。このチエ・ツクは有効であるが、その理由は
、ＣＰＵモジュール３０と３０′からＩ１０モジュール
に対して書４ き込まれたデータを実質的に同時にファイヤウオール１
０００と１０１０で入手可能にしているこれらのＣＰＵ
モジュール３０と３０′がロックステップ同期の状態に
あるからである。

ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。

その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエツクされる。ＥＤＣ／ＣＲＣ発生装置１８
５０は、また内部ファイヤウオール・バス１８１５に接
続される。

ＥＤＣ／ＣＲＣ発生装置１８５０は、Ｉ１０装置によっ
て使用されるのと同じＥＤＣ／ＣＲＣコードを発生して
チエツクを行う。Ｉ１０モジュール１００は２つのＥＤ
Ｃを発生することが望まし　０５ い。一方のＥＤＣはまたＥ　Ｄ　Ｃ／ＣＲＣでもよく、
これはモジュール１００が接続されているアサ−ネット
（Ｂｔｈｅｒｎｅｔ）パケット・ネットワークのような
ネットワークに対するインターフェースに使用される（
第１７図の構成要素１０８に参照）。

他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。

ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥＤＣ／ＣＲＣを適応することは必要でないが、その
理由は、モジュールゆ相互接続部が２重になっているか
らである。例えばＣＰＵモジュール３０の場合、クロス
リンク９０はモジュール相互接続部３０を介してファイ
ヤウオール１０００と通信を行い、クロスリンク９５は
モジュール相互接続部１３２を介してファイヤウオール
１０００と通信を行う。

アサ−ホット・ネットワーク１０８２から受け取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥＤＣ／ＣＲＣの　０６ 有効性をチエツクされる、ＥＤＣ／ＣＲ，Ｃか完全であ
るデータは、これもまた第１７図に示すローカルＲＡＭ
１０６０に書き込まれる。ローカルＲＡＭ１０６０内の
全てのデータは、ＤＭＡを使用してメモリ・モジュール
６０に転送される。

ＤＭＡ制御装置１８９０は転送の調整を行い、ＥＤＣ／
ＣＲＣ発生装置に転送中のＥ　Ｄ　Ｃ／ＣＲＣによって
符号化されたデータの有効性をチエツクさせる。

Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、Ｅ　Ｄ　Ｃ／Ｃ
ＲＣを付加してもよい。

データかＩ１０バッファメモリからメイン・メモリに移
動する場合、Ｅ　Ｄ　Ｃ／ＣＲＣはチエツクを受けてメ
イン・メモリに移動してもよく、または取り除かれても
よい。データかＩ１０バッファメモリからディスクまた
はアサ−ネット・アダプタのような外部装置を介して移
動される場合、ＥＤＣ７ ／ＣＲＣは局部的また（ま離れた位置にある受信ノード
でチエツクされてもよく、またはその両方でチエツクさ
れてもよい。メモリ・データ・パケットは遠くの位置に
あるノートまたはＩ１０モジュールのローカル・インタ
ーフェースによって発生されたそれらのＥＤＣ／ＣＲＣ
を有してもよい。

この動作によって、Ｉ１０モンユール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
くらい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥＤＣ／ＣＲＣコードを発生し
てチエツクするＥ　Ｄ　Ｃ／ＣＲＣ発生装置を有するこ
とが望ましい。

一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置＋０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を＋０８ 取扱う。３２ビット・バス１０２０は２つの異なったモ
ードで駆動される。ＤＭＡのセットアツプの期間中、Ｄ
ＭＡ制御装置１８９０は標準非同期マイクロプロセッサ
・バスとしてバス１０２０を使用する。ＤＭＡの動作が
発生するローカルＲＡＭ１０６０のアドレスは共有のメ
モリ制御装置１０５０とＤＭＡ制御装置１８９０に供給
される。実際のＤＭＡの転送の期間中、ＤＭＡ制御装置
１８９０はＤＭＡ制御線１８９５に非同期の状態でバス
１０２０を駆動させる。共有のメモリ制御装置１０５０
はバス・サイクル毎に３２ビットのデータ・ワードをバ
ス１０２０に転送し、Ｉ）ＭＡ制御装置１０９０はどれ
くらいの数のワードの転送が残っているかについての情
報を得る。共有のメモリ制御装置１０５０は、またロー
カルＲＡ　Ｍ　１０６０を制御して次のＤＭＡアドレス
を発生する。

Ｉ１０モジ、１−ル（１００、ｌｌ０１１２０）はそれ
ら自身のローカルＲ，ＡＭＩ０６０に対する読み出し／
′書込み動作を制御する責任を負う。

ＣＰＵモジュール３０はメモリ・アレイ６０との　０９ 転送動作を制御する責任を負う。メモリ制御装置７０と
７５のＤＭＡエンジン８００（第８図に示す）は、ＣＰ
Ｕモジュール３０に対するＤＭＡの動作を管理する。こ
のような作業の分割によって、いずれかのモジュールの
ＤＭＡロジックの故障がゾーン１１または１ビのいずれ
かの他のモジュールのデータの健在性を低下させること
を防止する。

トレースＲＡＭ＋８７２はトレースＲＡＭ制御装置１８
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０′５０および５０′と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、４コンピユータ・システムｌＯ全体の種ケのト
レースＲＡＭが以下で説明するある種の機能を実行する
。トレースＲＡＭとの通信はトレース・ハス］０９５で
行われる。トレースＲＡＭ制御装置ｌ８７０は、トレー
ス・ハス１０９５からの信号に応答して、トレースＲ，
ＡＭＩ８７２に記憶を停止させるかその内容をソレース
・バス１０９５放出させる。

　ｌ　０ ３２ビットの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、Ｉ１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビットのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有するＲＡＭであることが望ましいが
、このＲＡ　Ｍ　１０６０は任意のサイズでよい。共有
のメモリ制御装置１０５０とローカルＲＡＭ１０６０に
よって、Ｉ１０モジュールＩ００に対する記憶能力が与
えられる。

ディスク制御装置１０７０によって、第１図のディスク
１０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられす る。ディスク制御装置１０７０は、ローカルＲＡＭ１０
６０に使用するためまたはＩ１０モジュール・バス１０
２０との通信を行うために共有のメモリ制御装置１０５
０にまた接続される。

ネットワーク制御装置１０８０はネ・ソトワーク・イン
ターフェース１０８２によってＢＴＨＢＲＮＢＴネット
ワークのような標準ネットワークに対してインターフェ
ースを与える。ネットワーク制御装置１０８１１は、ロ
ーカルＲＡＭ１０６０とＩ１０モジュール・バス１０２
０の両方に対してインターフェースとして機能する共有
のメモリ制御装置１０５０にまた接続される、しかし、
Ｉ１０モジュール・バス１０２０の特定の組織または構
造については何等の要求も存在しない５、 ＰＣＩＭ（電源および冷却用インターフェース・モジュ
ール）ザポート・エレメント１０３０は、Ｉ１０モジュ
ール・バス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受け取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰ　１Ｍサポート・エレメント
１０３０を使用することもまた可能である。または、Ｐ
Ｃ１Ｍサポート・エレメント１０３０は、直接ファイヤ
ウオール１０００と１０１０に接続されてもよい。

診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−殻内に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
ー・チエツク情報を集めるために使用される。このデー
タは、それぞれファイヤウオール１０００と１０１０を
介してトレース・バス１０９５と１０９６に集められる
＋１３ と共にモジュール・バス１０２０を介してマイクロプロ
セッサ１１００に集められる。

Ｄ、インタープロセッサとインターモジュールの通信 １、　データ経路 コンピュータ・システム１０の構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号によっ
て構成される０、これらは１９図に示される。並列リン
クは、２絹の同じデータおよびアドレス線、制御線、割
り込み線、符号化エラー線、および１本のソフト・リセ
ット・リクエスト線を有する。

データおよびアドレス線と制御線は、モジュール相互接
続部１３０と１３２（または１３０′と１３２’　）ま
たはメモリ・モジュール６０（６０’１４ からＣＰＵモジュールの間で交換される情報を有してい
る。

割り込み線は、Ｉ１０サブシステム（モジュール１００
．１１０．１２０．１００′、１１Ｏ′および＋２０’
）で使用可能な割り込み水準の各々に対し１本の線を有
することが望ましい。これらの線はクロスリンク９０．
９５．９０′、および９５′によって共有される。

符号化エラー線は、両方のゾーンに対するコンソールｒ
ＨＡＬＴＪ要求を同期させる複数のコートを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰＵ／メモリの故障の発生を示す
コード、１つは両方のゾーンに対してＤＭＡエラーを同
期させるコード、および１つはクロック位相エラーを示
すコードである。各ゾーン１１または１１’からのエラ
ー線は、ゾーン１１に対するＯＲゲート１９９０または
ゾーン１１′に対するＯＲゲート１９９０’のようなＯ
Ｒゲートに対する人力であ■ ■ る。各ＯＲゲート２の出力によって、他方のゾーンのク
ロスリンクに対する入力が与えられる。

欠陥許容処理システム１０は、過渡的な故障に関係なく
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール＋
００．１１０、＋２０．１００′、＋１０’、Ｉ　２０
’　）は、また過渡的なエラーまたは故障を経験しても
動作を継続することができる。好適な実施例の場合、フ
ァイヤウオール比較回路１８４０の検出したエラーによ
って、同期化されたエラー・レボ−１・がＣＰＵの管理
する動作に関して経路２５を介して行われる。

ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。

ある種の過渡的なエラーは、動作を完全デュブレックス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データが生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフ・システムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。

経路２５の符号化エラー線のＣＰＵメモリ故障コードは
、ＣＰＵ３０のＣＰＵとメモリ・エレメントが故障して
いることをＣＰＯ３０′に知らせる。

サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているバス動作のタイプがサイクル・タイプによっ
て決められ１７ る。すなわち、これらは、ＣＰＵ　　Ｉｌｏの読み出し
、ＤＭＡの転送、ＤＭＡのセットアツプまたは割り込み
ベクトルの要求である。エラー・タイプによってファイ
ヤウオールの比較ミスまたはＣＲＣのエラーが決められ
る。「準備完了」のメツセージはＣＰＵとＩ１０モジュ
ールとの間に送られて要求された動作の完了を示す。

シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。

交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。である。

第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである□。

第２０Ａ図は、共有のメモリ制御装置１０５０１８ （１０５０’　）からのレジスタ・データのＣＰＵのＩ
１０レジスタによる読み出し動作のようなＩ１０モジュ
ール１００からのデータの一般的なＣＰＵ　　Ｉｌｏに
よるデータ読み出し動作のためのデータ経路を示す。こ
のような動作はローカル・データの読み出しと呼び、こ
れをローカル・メモリ１０６０からのＤＭＡによるデー
タの読み出しと区別し、このローカル・メモリ１０６０
は通常内部装置の制御装置からのデータを有している。

ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０’）に記憶されているものと仮定す
る。経路が１つの場合、データはファイアウオール１０
００、モジュール相互接続部１３０を介してクロスリン
ク９０に流れる。第１２図から分かるように、クロスリ
ンク９０はファイアウオール　１０００からメモリ制御
装置９０に流れるデータを遅延させ、その結果、クロス
リンク９０′に対するデータは、データがメモリ制御装
置７０に加えられるのと同時に、このメモリ制御装置７
０に加えられ、従って、処理システム２０と２０′が同
期状態のままであることが可能になる。このデータは、
次に内部バス４６と４０′によってメモリ制御装置７０
および７０′からＣＰＵ４０および４０′に進む。

同じ経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール＋０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。

ＣＰｔＪＩＯ読み出し動作は、また共有のメモリ制御装
置１０５０’とＩ１０装置１００′のローカルＲＡＭを
介して処理システム２０′のＩ１０処置から受け取られ
たデータに対してもまた実行されることができる。

Ｉ１０モジュール１００、＋１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００′、１１
０’　　　１２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状　２０ 態にはない。ＣＰＵ　　＋１０読み出しのためメモリ制
御装置１，０５０’とローカルＲＡＭ１０６０’行う使
用して、データは先ずクロスリンク９０′と９５′に進
む。残りのデータ経路はメモリ制御装置１０５０からの
経路と同しである。データはクロスリンク９０′と９５
′からメモリ制御装置７０′と７５′を経由して最終的
にそれぞれＣＰＵ４０′と５０′に進む。同時に、デー
タはそれぞれクロスリンク９０と９５を横切って進み、
次に遅延エレメントを経由しないでそれぞれＣＰＵ４０
と５０に進み続ける。

第２０Ｂ図は、ローカル・データのＣＰＵ　　１１０書
き込み動作を示す。このようなローカル・データはＣＰ
Ｕ４０．５０．４０′および５０′からＩ１０モジュー
ル１００のようなＩ１０モジュールに転送される。この
ような動作の１つの例は、共有のメモリ制御装置１０５
０におけるレジスタＡに対する書き込みである。ＣＰＵ
４０によって転送されるデータは同じ経路に沿って進む
が、その方向はＣＰＵ　　Ｉｌｏの読み出し期間中のデ
＋２１ −タの方向と逆の方向である。特に、このようなデータ
はパス４６、メモリ制御装置７０、種々のラッチ（同期
を行うため）、ファイヤウオール】０００、およびメモ
リ制御装置１０５０を通過する。ＣＰＵ５０’からのデ
ータは、またＣＰＵ１１０の読み出しの経路を逆の方向
に流れる。特に、このようなデータは、バス５６′、メ
モリ制御装置７５′クロスリンク９５′クロスリンク９
５を経由しくファイヤウオール１０１０に行く。

上で述べたように、ファイヤウオール１０００と１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。

書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同し動作が行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。

ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比　２２ 較される。＋１０書き込みデータに対してサービスを行
うために異なったＣＰＵの対が使用される理由は、完全
デュプレックス・システムで正常に使用している期間中
に全てのデータ経路をチエツクするためである。各ゾー
ンに対するインターレール・チエツクはメモリ制御装置
７０．７５．７０′および７５′で前に実行された。

第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。

ＣＰＵ　　＋１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受け取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータ　２３ が使用される。ＤＭＡの書き込み動作に対するデータ経
路は第２０Ｄ図に示され、これらはＣＰＵ１１０の読み
出しに対するデータと同じである。

特に、共有のメモリ制御装置１０５０′からのデータは
、ファイアウオール１０００’、クロスリンク９０′　
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオールｌ　ＯＩ　Ｏ’ツクスリンク９５′　（
遅延を伴う）およびメモリ制御装置７５′を通過し、こ
の時これはインターレール・エラー・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。Ｃ
ＰＵｌ１０の読み出しの場合のように、ＤＭＡ書き込み
動作中のデータは、共有のメモリ制御装置１０５０を介
して交互に同じ動作に入ってもよい。

クロスリンク９０′からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われる＋２４ インターレール・チエツクの期間中にメモリ制御装置７
０′からのデータと比較される。

第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのブタは、ＤＭＡに制御されてメ
モリ制御装置７０′と７５′を通過し、次にそれぞれク
ロスリンク９０′と９５′を通過する。このデータは、
次にメモリ６００アレイに記憶される前に、それぞれメ
モリ制御装置７０と７５に入る。

２、　リセット システムＩＯに関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テムｌＯに印加される場合等の標準的な機能のために行
われる。多（のシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態　２５ にセットし、従ってプロセッサの命令の流れを中断する
。しかし、大部分の他のシステムと異なって、システム
１０のリセットは、もし絶対的に必要でなければ、ＣＰ
Ｕ４０．４０′、５０および５０′による命令の実行の
流れに影響を及ぼさない。更に、システムｌＯのリセッ
トは、正常な動作を回復するためにリセットされる必要
のある部分のみに影響を及ぼす。

システム１０のリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。

この理由のため、システムのいかなる１つのリセットも
、ゾーン１１と１１′が直接に協力しないなら、ゾーン
１１と１１’の両方の構成要素を制御することはできな
い。従って、完全デュプレックス・モードで動作してい
るの場合、ゾーン１１内の全てのリセットはゾーン１１
’内のリセットとは独立している。

しかし、システム１０がマスター／スレーブ・モ＋２６ −ドにある場合、スレーブゾーンはマスターゾーンのリ
セットを使用する。更に、システムｌＯ内のいかなるリ
セットもメモリ・チップの内容に影響を及ぼさない。従
って、キャッシュ・メモリ４２及び５２、スクラッチ・
パッド・メモリ４５および５５またはメモリ・モジュー
ル６０のいずれもリセットによっていかなるデータも失
うことはない。

システム１２は３つのクラスのリセット、すなわち、　
「クロック・リセット」　「ノ＼−ド・リセット」、お
よび「ソフト・リセット」があることが望ましい。クロ
ック・リセットはゾーン内の全てのクロック位相発生器
を再編成する。ゾーン１１内のクロック・リッセトはま
たＣＰＵ４０と５０、およびメモリ・モジュール６０を
イニシアライズする。クロック・リセットは、これらの
モジュールのクロック位相発生器を再編成する以外にモ
ジュール相互接続部１３０と１３２に影響を及ぼさない
。システムＩＯがマスター／スレーブモードにある場合
でさえ、スレーブ・ゾーンでクロック　２７ ・リセットを行っても、これはマスターゾーンのモジュ
ール相互接続部からスレーブ・ゾーンのモジュール相互
接続部に対するデータの転送を妨げない。しかし、ゾー
ン１１′でクロック・リセットを行うと、ゾーン１１′
内の対応する構成要素がイニシアライズされる。

一般的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
ＩＯは、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う。

ハード・リセットはシステムＩＯをクリアし、２８ 従来のシステムと同様に、システム１０を既知の構成に
戻す。ハード・リセットは、ゾーンが同期されるべき場
合またはＩ１０モジュールをイニシアライズまたは不能
にするべき場合に、電源を印加した後、使用される。シ
ステム１０の場合、４つのハード・リセット、すなわち
、「パワーアップ・リセット」、　ｒＣＰＵハード・リ
セット」、「モジュール・リセット」、及び「デバイス
・リセット」があることが望ましい。ハード・リセット
は更にローカル・ハード・リセットとシステム・ハード
・リセットに分けることができる。ローカル・ハード・
リセットは、ＣＰＵがスレーブ・モードにある場合に応
答するロジックのみにに影響を及ぼす。システム・ハー
ド・リセットは、クロスリンク・ケーブル２５とモジュ
ール相互接続部１３０及び１３２に接続されているロジ
ックのみに限定される。

パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１′をイニシアライズするために使用さ
れる。パワーアップ・リセットに２９ よって、ゾーンの全ての部分に対して強制的にリセット
が行われる。パワーアップ・リセットはシステム１１の
ゾーンの間では決して接続されないが、その理由は、各
ゾーンがそれ白身の電源を有し、従って異なった長さの
「電源投入」イベントを経験するからである。パワーア
ップ・リセットは全てのハード・リセットとクロック・
リセットをゾーン１１または１１’に行うことによって
実行される。

ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。

ＣＰＵハート・リセットは影響の与えられたゾーン内に
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアする。キャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハート・リセットは
クロスリンクのゾーン識別またはクロック・マスター＋
３０ シップを変更しない。ＣＰＵ／＼−ド・リセ・ソトは、
ＣＰＵモジュールとクロック・リセットに加えることの
できる全てのローカル・ハード・リセットの合計である
。

・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ノ＼イド・リセットはモジュール上の全
てのものをクリアし、診断モードでファイヤウオールを
離れ、ドライバを不能にする。

デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって与えられる。

他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセ・ソトは、システム１０
内の状態エンジンと一時的レジスタをクリアするが、こ
れらはクロスリンク内のモード・ビットのような構成情
報を変化させない。更に、ソフト・リセットは、またモ
ジュール内のエラー処理機構をクリアするが、これらは
システム・エラー−レジスタ８９８およびシステム故障
アドルス・レジスタ８６５のようなエラー・レジスタを
変化させない。

ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続されている装置もリセットされな
い。

ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジ・ツクは、従って故障の発生して
いないゾーンでリセ・ソトを行うことを防止される。

第２の特徴は、ソフト・リセットが命令実行の■ ２ シーケンスを乱さないことである。ＣＰＵ４０．４０’
　　５０、および５０′はクロックとハード・リセット
の組み合わせのみによってリセットされる。更に、メモ
リ制御装置７０．７５．７０′および７５′はハード・
リセットに取り付けたＣＰＵ命令にサービスを行うのに
必要なそれらの状態エンジンとレジスタを有している。

従って、ソフト・リセットはソフトウェアの実行にとっ
て透明である。

第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステム１０のモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
で開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオール１０００と１０１０に対
して行われる。従って、モジュール＋３３ 相互接続部１３０と１３２によってサービスを受ける全
てのモジュールはそれらの状態エンジンと一時的レジス
タのリセットを有している。これによって、過渡的なエ
ラーによって発生される全ての問題のシステム・パイプ
ラインがクリアされる。

システムＩＯは、デュプレックス・モードにあるので、
ゾーンエビはゾーン１１の行っている全ての事柄を行う
。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュー
ル３０と同時に、ソフト・リセットに対する要求を出す
。ゾーン＋１内のソフト・リセットは、ゾーン＋１内の
ソフト・リセットと同じ効果を有している。

しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ・モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０に対してソフト・リセットを出す。更に、ソ
フト３４ ・リセットに対する要求は、クロスリンク９０と９０′
、クロスリンク・ケーブル２５およびクロスリンク９０
′と９５′を介してＣＰＵモジュール３０′に出される
。一部のモジュール相互接続部１３０と１３２はソフト
・リセットを受け取る。

この同じ構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。

ソフト・リセットは、ｒＣＰＵソフト・リセット」と「
システム・ソフト・リセット」を有する。

ＣＰＵソフト・リセットは、要求を最初に出したＣＰＵ
モジュールの状態エンジンに影響を及ぼすソフト・リセ
ットである。システム・ソフト・リセットは、モジュー
ル相互接続部とこれに直接取付けられた構成要素に対す
るソフト・リセットである。ＣＰＵモジュールは、常に
ＣＰＵソフト・リセットを要求することができる。シス
テム・ソフト・リセットは、ＣＰＵを要求するクロスリ
ンクがデュプレックス・モード・マスター／スレー５ ブ・モード、またはオフ・モードにある場合にのみ、要
求することがてきる。スレーブ・モードにあるクロスリ
ンクは、他方のゾーンからシステム・ソフト・リセット
を与えられ、それ自身のモジュール相互接続部に対して
システム・ソフト・シセットを発生する。

ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。

ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず）
、ＤＭＡエンジン８００およびクロスリンク９０と９５
を有する。ＣＰＵソフト・リセットは、またＤＭＡまた
はＩｌｏのタイムアウトに続いて発生することもできる
。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デノ＼
イスが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に
対して応答しない場合に発生する。

第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１１０．１００′および１１
０′とメモリ・モジュール６０および６ ６０′に対するリセット線を示す。ＣＰＵモジュール３
０は、何時電源が印加されたかを示すＤＣＯＫ信号を受
け取る。リセットをイニシアライズするのはこの信号で
ある。ＣＰＵモジュール３０′は、その電源から同じ信
号を受取る。

１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュールに対して必要である理由は
、システム・ハード・リセット線がシステムＩＯから個
々のＩ１０モジュールを取除くのに使用されるからであ
る。各システム・ソフト・リセットに対してＩ１０モジ
ュールを３つに制限しているのは、単にローデングを考
慮しているからにに過ぎない。更に、１つのクロック・
リセット線が全てのＩ１０モジュールとメモリ・モジュ
ールに送られる。１つのモジュールについて１つの線を
使用する理由は、負荷を制御することによってスキュー
を制限するためである。

３７ 第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１Ｏと２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生装置２２６０と２２６１を有する。

クロック発生装置は、システム・クロック信号を個々の
モジュールによって使用するために分割する。

メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。

クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクが＋３８ スレーブ・モードにある場合に、ＣＰＵモジュールと共
に残っているこのクロスリンクの部分であり、従って、
シリアル・レジスタ、および幾つかのパラレル・レジス
タを有している。クロスリンクの「システム」部分は、
モジュール相互接続部１３０と１３２（または１３０′
と１３２”）とクロスリンク・ケーブル２５にアクセス
するために必要であるクロスリンクのその部分である。

ローカル・リセット発生装置３３４０と２２４１は、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置７０と
７５のリセット制御回路２２３０と２２３１にハードお
よびソフト・リセット信号を送ることによって、ＣＰＵ
モジュール３０に対してリセットを発生する。ローカル
・クロスリンク・リセット制御回路２２４５と２２４６
は、それらの状態エンジン、転送するべきデータを記憶
しているラッチおよびそれらのエラー・レジスタをリセ
ットすることによって、ソフト・リセッ　３９ ト信号に応答する。これらの回路は、ソフト・リセット
に対して行うのと同じ動作を行い、またエラー・レジス
タと構成レジスタをリセットすることによって、ハード
・リセット信号に応答する。

リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。

更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００，１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。

クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ＣＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。

更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム・ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。

４１ メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。

ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。

システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。

ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ倍信号よって発生されるパワーアップ
・リセットに対する要求　４２ によって発生される。

クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０．２
２５０．２２４１および２２５１の全てに行き渡ること
を保証するため、適当な遅延要素を有している。

事実、リセットの同期は、システム１０では非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。

第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
かできる。パワーアップ・＋／セットはシステム・ハー
ド・リセットとローカル・ハード・リセットおよびクロ
ック・リセットの両方を発生する。−殻内に、クロスリ
ンク９０．９５．９０′および９５′は最初はクロスリ
ンク・オフモードと再同期オフ・モードの両方の状態に
あり、３ 両方のゾーンはクロック・マスターシップを表明する。

ＣＰＵ／ＭＥＭ故障リセットは、メモリ制御装置７０．
７５．７０′および７５′がＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
１０から取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラー・レジスタ
（図示せず）内のコートを介して、他方のモジュールの
故障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故
障したＣＰＵモジュールを有するゾーンに対するクロッ
ク信号とそのモジュールに対するローカル・ソフト・リ
セットによって構成される。

４ 再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。

ゾーン１１と１１’が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０′の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。

再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター−モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ・モードでな
け　４５ ればならい。そこでリセットが両方のゾーンで同時に行
われ、これは、とりわけ４つのクロスリンク全てをデュ
プレックス・モードにセットする。

再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。

システムＩＯの好適な実施例は、またクロック・リセッ
ト信号がコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・クロック
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなりロックでモジュールの動作に影響を及ぼすから
である。もしモジュールが正しく実行され、このクロッ
クが正しい位相であれば、その動作を変更することは不
必要であるばかりでなく無駄なことである。

第２３図は、ノンコンフォーミング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２＋４６ 図に示す対応するモジュールのクロ・ツク発生装置２２
１０．２２１１．２２２０．２２２１゜２２６０、およ
び２２６１内に位置することが望ましい。

好適な実施例の場合、異なったクロック発生装置２２１
Ｏ１２２１１，２２２０，２２２１，２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置２３１Ｏを有している。

立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロ・ツク信号と同様に位相発生装置２
３１Ｏに対する人力である。そのモジュールに対する内
部クロック信号は、発振器システム２００と２００′か
ら分配されたシステム・クロック信号から取出されたク
ロック信号である。位相発生装置２３１Ｏは、クロック
信号に対する異なった位相を形成する下方分割回路であ
ることが望ましい。再循環シフト・レジスタのような位
相発生装置２３１Ｏに対する別の設計をまた使用するこ
ともできる。

立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１Ｏは予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１Ｏが幾つかのステージを有する下方分割回
路であれば、クロック・リセットの立」二かり区間パル
スは、そのステージに対して設定された人力であり、こ
のステージは全ての他のステージに対して予め選択され
た位相とリセット人力を発生する。もし位相発生装置２
３１Ｏが既にこの位相を発生していれば、同期化クロッ
ク・リセット信号の存在は基本的に透明である。

このようにして組織されたリセットは、システム１０の
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のりセラトが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システムＩＯで行っているようにハード・リセット
の数を最小にすることが望ましい。

Ｅ、単一のオペレーティングシステムを保証するブート
ストラッピング 前述したように、処理システム２０と２０′は一般に、
ロックステップ同期の状態で動作する。

一方または両方の処理システムが動作を停止するという
状況がある。例えば、一方の処理システムが修理技術者
によって、意図的に動作不能とされることがある。別の
例として、両システムのうち所定の一方が、クロスリン
ク路を断絶して自らを動作不能にすることもある。動作
を中止した処理システムが作動状態に戻されるとき、他
方の処理システムがすでに動作している場合、戻される
処理システムはオペレーティングシステムの自身用コピ
ーをブートストラップロードしないことが重要である。

そうすると、２つの処理システムが異なるデータを読み
書きしてしまう。その結果、２４９ つのシステムはロックアツプステップ同期の状態で動作
不能となる。しかし一方、どちらのオペレーティングシ
ステムも動作していない場合は、２つのゾーンの一方が
ブートストラップロード可能であることが望ましい。

一方のゾーンの処理システムの修理については、一方の
ゾーンの処理システムを外すための適切な指令を技術者
がシステムコンソールを介して入力することによって、
その処理システムが作動状態から取り出されるのが好ま
しい。一方のゾーンの処理システム、例えばシステム２
０′を外すための修理命令が人力されると、他方の処理
システム、この例ではシステム２０が、ＣＰＵモジュー
ル３０ないの対応したＣＰＵ４０と５０にそれぞれ係わ
る２つのＥＰＲＯＭ４４と５４（第３図）に障害停＋］
−ｅットを書き込む。つまり、障害停止ビットは、修理
のためにダウンされない処理システムに書き込まれる。

障害停止ビットの目的は、一方の処理システム２０′が
動作不能な間、必要なら残りの処理シス＋５０ テム２０が再ブート可能なことを即座に判定できるよう
にすることにある。これによって、故障停止ビットは、
システムｌＯの全体的な利用度を高める。また障害停止
ビットは、後述するプリブートストラップローディング
アルゴリズムで、２つの演算ゾーンの各処理システムが
オペレーティングシステムのコピーを別々にブートスト
ラップロードしないことを保証するのにも使われる。

先に動作不能とされた処理システムが動作状態に戻され
るとき、障害停止ビットはメモリの再同期化時にクリア
される。

シリアル制御及び状態レジスタ９１２（第１Ｏ図）のＯ
８Ｒビット９１３も、プリブートストラップローディン
グアルゴリズムで使われる。同ビットが該レジスタ９１
２に記憶されているため、各処理システムにおけるその
状態は、両方の処理システムによって読取可能である。

Ｏ８Ｒビット９１３はブートストラップローディング動
作の一部としてセットされ、画処理システムが問題なく
ロードし動作を続けている限り、セットされたままであ
る。またＯ８Ｒビットはいずれかの処理システムの再同
期化時にもセットされ、そのシステムが問題なく再同期
化し動作を続けている限り、セットされたままである。

つまり、平常のロックステップ動作中、Ｏ８Ｒビットは
両方の処理システム２０と２０′内にセットされている
。

Ｏ８Ｒビットは、オペレータの命令によって、あるいは
処理システムがある故障のため動作不能となったとき、
処理システム２０または２０’が動作を停止した結果と
して、その処理システムでリセットされる。プリブート
ストラップアルゴリズムは、第２４図に示したフローチ
ャート２４００に記されている。フローチャート２４０
０に含まれたアルゴリズムを実行するプログラムは、処
理システム２０と２０′内のＲＯＭ４３，５３．４３’
及び５３′　（第３図）に記憶されるのが好ましい。

つまりアルゴリズムは、各処理システムによって別々に
実行されるように記憶される。各ゾーン内の両プロセッ
サは、他方のゾーン内の両プロセッ■ ２ すと独立に、アルゴリズムを実行するのが好ましい。し
かしアルゴリズムは、一方のゾーンだけがブートするの
を保証する。説明を簡単にするため、以下の議論では、
処理システム２０がアルゴリズムを実行するものとする
。

アルゴリズムの実行は、処理システム２０へのオペレー
ティングシステムのブートストラップローディングを開
始する指令（コマンド）を受け取ることから始まる（ス
テップ２４０２）。次に処理システムは、クロスリンク
路２５すなわちクロスリンクケーブルが、両ゾーン１１
と１１’間で接続されているかどうかを判定する。本シ
ステムの好ましい実施においては、各処理システムが状
態チエツクを行い、クロスリンクケーブル２５が接続さ
れているかどうか、及び他方のゾーン内の処理システム
に電力を受け取っているかどうかを判定する。

第２５図は、クロスリンクケーブルが接続されているか
どうか及び他方のゾーンが電力を受け取っているかどう
かの状態判定を、各処理システム５３ ２０と２０′が行うのを可能とする好ましい回路構成を
示す。この状態判定を行うように、クロスリンクケーブ
ルの２つの導体２５０２及び２５０４が配分されている
。これらの導体は両端部で、処理システム２０のクロス
リンク９０及び９０′にそれぞれ成端している。

クロスリンク９０内では、３状態ライントライバ２５０
６とレシーバ２５０８が導体２５０２の端部に接続され
、それぞれ信号を送受信する。導体２５０２の論理状態
は、レシーバ２５０８を介しノードＡで読み取られる。

導体２５０４の論理状態は、ラインレシーバ２５】Ｏを
介しノードＢで読み取られる。導体２５０２はクロスリ
ンク９０内でさらに、ダイオード２５１２を介して電圧
源Ｖｃｃと、また抵抗２５１６を介してアース点２５１
４とに接続されている。クロスリンク９０内では、導体
２５０４も抵抗２５１８を介して電圧源Ｖｃｃに接続さ
れている。

導体２５０２の他端は、クロスリンク９０内における導
体２５０４の成端と同様に、クロスリン５４ り９０′内で成端されている。つまり、導体２５０２は
クロスリンク９０′内で、ラインレシーバ２５１０’を
介しノードＢ′に成端している。また導体２５０２は、
抵抗２５１８’を介して電圧源Ｖｃｃ’に接続されてい
る。導体２５０２の論理状態はノードＢ′で読み取られ
る。導体２５０４はクロスリンク９０′内で、クロスリ
ンク９０内における導体２５０２の成端と同様に、クロ
スリンク９０′内で成端されている。導体２５０４の論
理状態は、レシーバ２５０８’に接続されたノードＡ′
で読み取られる。クロスリンク９０′内でも、導体２５
０４はダイオード２５１２’を介して電圧源Ｖｃｃ’と
、また抵抗２５１６’を介してアース点２５１４’とに
接続されている。

ドライバ２５０６と２５０６’は、状態判定が行われて
いる以外の時点で、導体２５０２と２５０４をそれぞれ
駆動するために設けられている。そのためこれらのドラ
イバは状態判定中、高インピーダンスとなる。供給電圧
ＶｃｃまたはＶｃｃ’は、それに対応したゾーンが電力
を受け取るときだけ存在する。ゾーンが電力を受け取ら
ないとき、対応した電圧源への各接続はアースへの接続
として作用する。例えば、ゾーンｌＩ′が電力を受け取
らなければ、供給電圧Ｖｃｃ′は論理レベル“０”とな
り、ダイオード２５１２’と抵抗２５１８’をアースに
接続する。

以下の真理値表は、クロスリンク９０内のノードＡとＢ
で読み取られる導体２５０２と２５０４両状態の解釈を
記したものである。同等の解釈が、クロスリンク９０′
内のノードＡ′とＢ′で読み取られる両状態にも当ては
まる。

０　　０　　　　　あり　　　　　なし０　　１　　　
　　なし　　　　　不明１１　　　　　　　あり　　　
　　ありクロスリンクケーブルが接続されていないと、
導体２５０２及び２５０４も接続されていない。

その結果ダイオード２５Ｉ２は非導通となり、アース点
２５１４への接続により、ノードＡは論理“０”の電圧
レベルを読み取る。一方ノードＢでは、抵抗２５１８を
介した供給電圧Ｖｃｃのプルアップ効果のため、論理“
ｌ”の電圧レベルが読み取られる。真理値表に示されて
いるように、０．１のＡ、Ｂ状態はクロスリンクケーブ
ル２５の断絶（不在）と対応し、もちろん他方のゾーン
に電力が供給されているかどうかについては不明な状態
となる。

クロスリンクケーブルが接続されていれば、導体２５０
２及び２５０４も接続されている。そのため、ＡとＢで
読み取られる電圧レベルは、ゾーン１１’に電力が供給
されているかどうか、従って供給電圧ＶＣＣ’が与えら
れているかどうかに依存する。ゾーン１１’に電力が供
給されていないと、導体２５０２がダイオード２５１２
及び抵抗２５１６と２５１８’を相互に接続する。供給
電圧Ｖｃｃが存在すれば、ダイオード２５１２は非導通
となる。ゾーン１１’が電力を受け取っていないので、
供給電圧Ｖｃｃ′は論理レベル“０”にあ　５７ る。その結果、両抵抗２５１６及び２５１６’は論理レ
ベル“０”、すなわちアースに接続されている。従って
、論理レベル“０”がノードＡで読み取られる。また導
体２５０４の接続（存在）は、抵抗２５１６’と２５１
８及びダイオード２５１２’を相互に接続せしめる。Ｖ
ｃｃ’は論理レベル“０”にあるので、ダイオード２５
１２’はアースに接続され導通状態にある。その結果、
論理レベル“０”がノードＢで読み取られる。

ゾーン１１’に電力か供給されていれば、供給電圧Ｖｃ
ｃ′が抵抗２５１８’を介して導体２５０２に与えられ
ている。従って、ダイオード２５１２は導通しない。抵
抗２５１６と２５１８’は、Ｖｃｃ′からアースへの電
圧降下が導体２５０２に論理レベル“ｌ”を生じるよう
に選ばれている。この結果、論理“ｌ”の電圧レベルが
ノードＡで読み取られる。さらに、ゾーンエビに電力が
供給されている場合、ダイオード２５１２’は導通しな
い。

抵抗２５１６’と２５１８は、Ｖｃｃからアースへの電
圧降下が導体２５０４に論理レベル“ｌ”を　５８ 生じるように選ばれている。この結果、論理“１”の電
圧レベルがノードＢで読み取られる。

前記真理値表に示すように、論理“ｌ”の電圧レベルが
ノードＡで読み取られるときは、クロスリンクケーブル
２５が接続され、他方のゾーンに電力が供給されている
。この判定は、ノードＢでの論理レベルに関係なくなさ
れる。ノードＡにおける論理レベルが“０”のときだけ
、ノードＢの論理レベルを参照する必要がある。

第２４図のフローチャー）２４．００を再び参照すれば
、クロスリンクケーブル２５が接続されていないと、処
理システム２０の各ＣＰＵ４０と５０が、それぞれのＥ
ＥＰＲＯＭ４４または５４内の障害停止ビットをチエツ
クする（ステップ２４０６）。

両方のＣＰＵ４０と５０がセット状態を読み取ったとき
、処理システム２０は障害停止ビットがセットされてい
ると判定する。

障害停止ビットがセットされていると判定すると、処理
システム２０は制御及び状態レジスタ９１２にＯ８Ｒビ
ット９１３をセットする（ステ　５９ ツブ２４０８）。次いで、処理システム２０はオペレー
ティングシステムのブートストラップローディングを開
始する（ステップ２４１０）。このようにしたのは、障
害停止ビットがセットされているとき、それは処理シス
テム２０′が動作していないこと、従って処理システム
２０によるブートストラップローディングの開始が許さ
れるべきことを意味するからである。

障害停止ビットがセットされていないと処理システム２
０が判定すると、処理システム２０はブートストラップ
ロード不能と結論し、コンソールモードに入って（ステ
ップ２４１２）、次の命令を待つ。

ケーブル２５が接続されていると処理システム２０が判
定すると（ステップ２４０４）、処理システム２０はク
ロスリンクケーブル２５を介し、処理システム２０′に
電力が供給されているかどうかを判定する（ステップ２
４１４）。供給されていなければ、処理システム２０は
Ｏ８Ｒビットをセットしくステップ２４０８）、そして
ブート■ ０ ストラップローディングを開始する（ステップ２４１０
）。この状態では、他方の処理システムが動作していな
いばかりでなく、電力も供給されていないので、ブート
ストラップローディングが許される。従って、オペレー
ティングシステムの２つのコピーを実施するリスクはな
い。

処理システム２０′が電力を受け取っていると（ステッ
プ２４１４）、処理システム２０は状態の読取動作によ
って、処理システム２０′の制御及び状態レジスタ９１
２の内容を読み取ろうとする。読取が不成功の場合、処
理システム２０は処理システム２０′の動作状態が不明
であると結論し、障害停止ビット状態のチエツクへと進
み（ステップ２４０６）、該ステップに関連して上述し
た手順を繰り返す。

処理システム２０′の制御長ｑ状態レジスタがアクセス
可能であると（ステップ２４１６Ｌ処理システム２０は
、処理システム２０′にＯ８Ｒビットがセットされてい
るかどうかをチエツクする（ステップ２４１８）。Ｏ８
Ｒビットは通常ブ＋６１ 一トストラップローディング動作の一部としてセットさ
れるため、ステップ２４１８の実行時まだ処理システム
２０にセットできていないことがある。Ｏ８Ｒビットが
処理システム２０′にセットされていると処理システム
２０が判定すると、処理システム２０はオペレーティン
グシステムをブートストラップロードできないと結論し
、処理システム２０はコンソールモードに進み、そこで
次の命令を待つ（ステップ２４１２）。つまり、他方の
ゾーンの処理システムとの同期動作に入るため、一方の
処理システムはメモリの再同期動作を行う機会を待たね
ばならない。

処理システム２０′内にＯ８Ｒビットがセットされてい
ないと処理システム２０が判定すると、処理システム２
０は当業者にとって周知なセマフｔ　（ｓｅｍａｐｈｏ
ｒｅ）構成を用いて自らのＯ８Ｒビットをセットする（
ステップ２４２０）。この段階では、両方の処理システ
ム２０と２０′が電力を受けており、クロスリンクケー
ブル２５が両ゾーン１１と１１′間に接続されており、
且つ処理シス６２ テム２０と２０′がクロスリンクケーブルを介して相互
に通信可能であることが判定されているので、Ｏ８Ｒビ
ットがセット可能である。そのため、両方の処理システ
ムがブートストラップロードするのを許されているかど
うか判定しようと試みる可能性がかなりある。従って、
処理システム２０は、セマフォ構成を用いてユニークに
Ｏ８Ｒビットをセットする。次いで、ＰＳＲビットがセ
ットされている処理システムが、オペレーティングシス
テムのブートストラップロードを開始する（ステップ２
４２２）。

上記のアルゴリズムは、生じる見込みのある各種異なる
状況に適応する。例えば一つの状況は、両方の処理シス
テム２０と２０′がロックステップ同期の状態で動作し
ていたときに、いずれか−方の処理システムが動作不能
になると生じる。別の例では、技術者が一方の処理シス
テム、例えば処理システム２０を単にオフにすることも
ある。

その結果、障害停止ビットは残りの動作している処理シ
ステム、すなわち処理システム２０′にセロ３ ツトされない。さらに、処理システム２０′内にＯ８Ｒ
ビットがセットされたままでいる間、処理システム２０
内のＳＯＲビットはリセットされている。

処理システム２０の修理完了後、技術者はオペレーティ
ングシステムのブートストラップローディングの開始を
、処理システム２０に指示する。

フローチャート２４００に示されたアルゴリズムの実行
に移ると、ゾーン１１の処理システム２０はまずクロス
リンクケーブル２５が接続されていることを見いだしく
ステップ２４０４）、ステップ２４１４に進んで、ゾー
ン１１′の処理システム２０′に電力が供給されている
かどうかを判定する。その結果処理システム２０はステ
ップ２４１６に進み、そこで処理システム２０′の制御
及びレジスタ９１２がアクセス可能であるかどうかを見
る。システム２０′のレジスタ９１２がアクセス可能で
あれば、処理システム２０はステップ２４１８に進み、
そこで処理システム２０′にＯ８Ｒビットがセットされ
ているのを見いだす。そのため、　６４ 処理システムは指示通りオペレーティングシステムをブ
ートストラップできないと結論して、コンソールモード
に進む（ステップ２４１２）。処理システム２０′のレ
ジスタ９１２がアクセス可能でないと、処理システム２
０はステップ２４０６に進み、そこでその障害停止ビッ
トはセットされていないと判定する。従って、処理シス
テム２０はコンソールモードに進む（ステップ２４１２
）。

別の状況においては、両方の処理システム２０と２０′
がロックステップ同期の状態で動作している間に、クロ
スリンクケーブル２５が断絶される。その結果、画処理
システムのうち所定の一方、例えば処理システム２０′
が作動から外れる。その後クロスリンクケーブルが再び
接続され、ブートストラップロードの指令が処理システ
ム２０′に与えられる。ここで第２４図のフローチャー
ト２４００を参照すると、ゾーンＩＩ’の処理システム
２０′はクロスリンクケーブル２５が接続されているこ
とを判定しくステップ２４０４）、さらにゾーン１１に
電力が供給されていることを判６５ 定する（ステップ２４１４）。次いで処理システム２０
′は、処理システム２０の制御及び状態レジスタ９１２
へアクセスしようとする（ステップ２４１６）。処理シ
ステム２０がレジスタ９１２に情報を戻していれば、処
理システム２０′はＯ８Ｒビットが処理システム２０に
セットされているかどうかを判定する（ステップ２４１
８）。今の場合、処理システム２０か動作しているので
、Ｏ８Ｒビットはセットされている。そのため処理シス
テム２０′は、オペレーティングシステムのコピーをブ
ートストラップロードできないと結論して、コンソール
モードに進む（ステップ２４１２）。

処理システム２０がレジスタ９１２に含まれる情報を戻
していないと、処理システム２０′は処理システム２０
の障害停止ビットがセットされていないと判定する（ス
テップ２４０６）。従って、処理システム２０′はコン
ソールモードに進む（ステップ２４１２）。このように
前記アルゴリズムは、処理システム２０′によるブート
ストラップローディングが行われると、オペレーティン
　６６ グシステムの２つ別々のコピーが２つの処理システム２
０と２０′によってそれぞれ実行されるため、それを避
けて正しい結果を保証する。つまりそれこそ、フローチ
ャート２４００のアルゴリズムの動作が明らかに回避し
ようとしている状況である。

■、結論 以」二好ましい実施例によって示したように本発明は、
故障許容システムの２つの演算ゾーンがオペレーティン
グシステムの単一コピーに基づいて動作することを保証
するなど、顕著な利点を達成するものである。本発明の
方法及び装置において変更及び変形が可能なことは、当
業者にとって明かであろう。そのため、本発明は広義の
観点において、図示及び説明した個々の詳細、代表的な
方法及び装置、並びに例示の実施例に制限されない。

従って、全体的な発明概念の精神または範囲から逸脱す
ることなく、個々の詳細に変更を施すことができる。

■ ７

【図面の簡単な説明】

第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・モジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 　６８ 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１Ｏ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるクロック信号のタイミング図６９ である。 第１６図は、第１４図に示すタイミング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 第２４図は、プリブートストラップアルゴリズムのフロ
ーチャートであり、そして ＋７０ 第２５図は、回路配列を示しており、それによりフォー
ルト許容コンピュータシステムの２つの各々の処理シス
テムは、クロスリニクケーブルの状態を決定することが
できる。 １１′１　執 特開平３ １８２９３８　（６１） 符開平 ５ １貨Ｚソ、：５ｄ（ｂＺ） 特開平３ １８２９３８　（６７）

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２の別々の演算ゾーンを有するコンピュ
   ータシステムで、オペレーティングシステムのブートス
   トラップローディングを開始する方法において： 第１及び第２ゾーンの選択された一方がブートストラッ
   プロードするのを許されていること、あるいは第１及び
   第２ゾーンの選択されていない一方がオペレーティング
   システムを実行可能でないことを判定するステップ； 選択されていないゾーンがオペレーティングシステムの
   ブートストラップローディングを開始していないことを
   判定するステップ；及び前記選択されたゾーンがブート
   ストラップロードするのを許されているか、あるいは前
   記選択されていないゾーンがオペレーティングシステム
   を実行可能でなく、しかも前記選択されていないゾーン
   がオペレーティングシステムのブートストラップローデ
   ィングを開始していない場合に、選択されたゾーンへの
   ブートストラップローディングを開始するステップ；を
   含む方法。 ２、選択されたゾーンがブートストラップロードするの
   を許されているかどうかを判定する前記ステップが、前
   記選択されたゾーン内の利用可能信号を読み取るステッ
   プを含む請求項１記載の方法。 ３、前記第１及び第２ゾーンの他方が作動状態から外さ
   れたとき、前記利用可能信号が意図的に前記第１及び第
   ２ゾーンの一方にセットされ；さらに 利用可能信号を読み取る前記ステップが前記利用信号を
   読み取るサブステップを含む請求項２記載の方法。 ４、前記両ゾーンがケーブルによって接続されており、
   さらに前記第１及び第２ゾーンの選択された一方がブー
   トストラップロードするのを許されていること、あるい
   は前記第１及び第２ゾーンの選択されていない一方がオ
   ペレーティングシステムを実行可能でないことを判定す
   る前記ステップが： 前記ケーブルが接続されているかどうか、及び前記選択
   されていないゾーンが電力を受け取っていないかどうか
   を示すゾーン信号を読み取るサブステップ； を含む請求項１記載の方法。 ５、前記ゾーンの各々が他方のゾーンによってアクセス
   可能な状態レジスタを有し；さらに 選択されたゾーンへのブートストラップローディングが
   開始可能でないと判定する前記ステップが： 選択されたゾーンから選択されていないゾーン内の状態
   レジスタへアクセスし、選択されていないゾーンがオペ
   レーティングシステムのブートストラップローディング
   を開始していることを判定するサブステップ； を含む請求項１記載の方法。 ６、ブートストラップローディングを開始すると、ブー
   トストラップローディングが開始されたことを示す第２
   のビットを一方のゾーンの状態レジスタにセットする追
   加のステップを含む請求項４記載の方法。 ７、第１及び第２の別々の演算ゾーンを有するコンピュ
   ータシステムにおいて、第１のゾーンにブートストラッ
   プローディングを行う方法で、第１及び第２ゾーンがそ
   れぞれ第２及び第１ゾーンの状態レジスタ内のビットを
   読み取るのを可能とするケーブルによって、第１及び第
   ２ゾーンが相互に接続されているものにおいて：前記第
   １ゾーンにブートストラップロードする指令を受け取る
   ステップ； 前記ケーブルが第２ゾーンに接続されているかどうかを
   判定するステップ； 前記ケーブルが第２ゾーンに接続されていなければ、第
   １ゾーンに記憶された第１の状態ビットを読み取るステ
   ップ； 前記第１の状態ビットが第１ゾーンにセットされていな
   ければ、第２の状態ビットを第１ゾーンにセットし、第
   １ゾーンにブートストラップロードさせるステップ； 前記ケーブルが第２ゾーンに接続されていれば、第２ゾ
   ーンに電力が供給されているかどうかを判定するステッ
   プ； 前記第２ゾーンに電力が供給されていなければ、第２の
   状態ビットを第１ゾーンにセットし、第１ゾーンにブー
   トストラップロードさせるステップ； 前記第２ゾーンに電力が供給されていれば、第２ゾーン
   の状態レジスタ内の第２状態ビットの状態を読み取るス
   テップ；及び 前記第２の状態ビットが第２ゾーンにセットされていな
   ければ、セマフォ構成を用いて第２の状態ビットを前記
   第１及び第２ゾーンの一方にセットし、第２の状態ビッ
   トがセットされたゾーンにブートストラップロードさせ
   るステップ；を含む方法。 ８、前記第２状態ビットの状態が第２ゾーンの状態レジ
   スタで読み取り不可能であれば、第１ゾーン内の第１状
   態ビットを読み取るステップ；及び 第１状態ビットが第１ゾーンにセットされていれば、第
   ２の状態ビットを第１ゾーンにセットし、第１ゾーンに
   ブートストラップロードさせるステップ； を追加として含む請求項７記載の方法。 ９、前記第２状態ビットが第２ゾーンにセットされてい
   れば、第１ゾーンがブートストラップロード不可能であ
   ると判定するステップ； を追加として含む請求項７記載の方法。 １０、前記第１及び第２ゾーンを再同期化するステップ
   ；及び 前記第１及び第２ゾーンが相互に再同期化するのに成功
   したとき、前記第１及び第２ゾーン内の第１の状態ビッ
   トをクリアするステップ；を追加として含む請求項７記
   載の方法。 １１、前記第１の状態ビットを読み取ったとき、第１の
   状態ビットがセットされていなければ、第１ゾーンを非
   動作状態に進めるステップ； を含む請求項７記載の方法。 １２、第１のＣＰＵと、第１のゾーンがブートストラッ
   プローディングを開始しているかどうかを示す第１のビ
   ットを記憶する第１の状態レジスタとを含む第１の個別
   演算ゾーン： 第２のＣＰＵと、第２のゾーンがブートストラップロー
   ディングを開始しているかどうかを示す第１のビットを
   記憶する第２の状態レジスタとを含む第２の個別演算ゾ
   ーン； 前記第１及び第２ゾーンがそれぞれ前記第２及び第１ゾ
   ーン内の状態レジスタを読み取り可能とするため、第１
   及び第２のゾーン間に連結されたケーブル；及び 前記第１のＣＰＵにおいて、前記第２ゾーンがブートス
   トラップローディングを開始していることを、前記第２
   の状態レジスタに記憶された第１のビットが示している
   かどうかを判定する手段； を備えたコンピュータシステム。 １３、前記第１ゾーンが： 前記第１ゾーンがブートストラップローディングを開始
   可能なことを示す第２のビットを記憶する第１のメモリ
   ；及び 前記ケーブルが前記第２ゾーンに接続されてるかどうか
   を判定する手段；を含み、 前記ケーブルが接続されていず、且つ前記第１ゾーンが
   ブートストラップローディングを開始可能なことを前記
   第２ビットが示していれば、前記第１ゾーンがブートス
   トラップロード可能なことを判定する手段を前記第１の
   ＣＰＵが含む請求項１２記載のコンピュータシステム。 １４、前記ケーブルが第１の導体を備え； 前記ケーブルが前記第１及び第２ゾーン間に接続され、
   且つ前記第２ゾーンが電力を受け取っているときを、前
   記第１ゾーンで判定する手段を前記コンピュータシステ
   ムが含み、該ケーブル接続判定手段が： 前記第１導体の第１ゾーン端とアースとの間に接続され
   た第１の抵抗； 前記第１導体の第２ゾーン端と、前記第２ゾーンが電力
   を受け取っているとき所定の論理レベルにある第１の地
   点との間に接続された第２の抵抗；及び 前記第１の導体の第１ゾーン端において論理電圧を読み
   取る手段； 含む請求項１２記載のコンピュータシステム。 １５、前記ケーブルが第２の導体を備え； 前記ケーブル接続判定手段が； 前記第１導体の第２ゾーン端と、前記第１ゾーンに電力
   が供給されているとき論理“１”の電圧レベルにある第
   ２の地点との間に接続された第１のダイオードで、前記
   第１ゾーンが電力を受けていないとき前記第２の地点は
   アースに接続されること； 前記第２の導体の第２ゾーン端と前記第１の地点との間
   に接続された第２のダイオード；前記第２の導体の第１
   ゾーン端と前記第２の地点との間に接続された第３のダ
   イオード；及前記第２の導体の第２ゾーン端とアースと
   の間に接続された第４のダイオード；を含み、前記ケー
   ブルが第１及び第２ゾーン間に接続されていないとき、
   論理“０”及び“１”の電圧レベルが前記第１及び第２
   導体の第１ゾーン端でそれぞれ読み取られ、さらに前記
   ケーブルが第１及び第２ゾーン間に接続されており且つ
   前記第２ゾーンが電力を受け取っていないとき、論理“
   ０”の電圧レベルが前記第１及び第２導体の第１ゾーン
   端でそれぞれ読み取られる；請求項１４記載のコンピュ
   ータシステム。