JPH03182957A - 読み出しおよび書き込み用プロトコール - Google Patents

読み出しおよび書き込み用プロトコール

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JPH03182957A
JPH03182957A JP2203797A JP20379790A JPH03182957A JP H03182957 A JPH03182957 A JP H03182957A JP 2203797 A JP2203797 A JP 2203797A JP 20379790 A JP20379790 A JP 20379790A JP H03182957 A JPH03182957 A JP H03182957A
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bus
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write
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JP2203797A
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Ajai Thirumalai
アジャイ　ティルマライ
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Digital Equipment Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ切替え論理を介してネットワーク中の
２つのノードの間で行われるソースのアドレスと行先の
アドレスを有する情報の転送に関する。
（従来技術） １つのネットワークの中に共に接続されたノードの間で
情報を転送するには、多くの方法がある。
一般に、命令はプロセッサのようなコンピュータ・シス
テムの１つの構成要素から転送され、この命令はデータ
がシステム資源のようなコンピュータ・システムの他の
構成要素から読み出されるか、またはこれに書込まれる
かを指示する。この命令を発生する構成要素によって送
られた情報は、また読み出されたデータのソースまたは
書込まれたデータの行先のいずれかのアドレスを特定す
る。
幾つかのコンピュータ・システムの場合、命令およびア
ドレス情報はコンピュータ・システムの全ての構成要素
にばら撒かれる。このようなシス２ テムの場合、切替えロジックは必要とされないが、その
理由は、これらの構成要素自身がアドレスに復号され、
応答を行うか否かを決定するからである。
他のコンピュータ・システムの場合、プロセッサとシス
テム資源は、もしある切替えロジックが正しく構成され
ていなければ、相互に通信が行うことができない。例え
ば、コンピュータ・システムは多重プロセッサとシステ
ム資源を有する場合があり、特定のプロセッサを所望の
システム資源に結合されている選択されたシステム資源
に接続するためには、切替えロジックをセットする必要
がある場合がある。
この第２のタイプのシステムの場合、切替えロジックは
、命令とアドレスをシステム資源に転送しなければなら
ないだけでなく、この切替えロジックはまた正しい構成
を適応するために命令とアドレスを復号しなければなら
ない。
−船釣に、これらのシステムの切替えロジックは記憶と
転送の機能を実行する。切替えロジック３ はプロセッサからアドレスを受取ると、これはこのアド
レスを記憶すると共にこれを復号し、その結果、このロ
ジックはシステム資源をこのプロセッサと通信させるた
めに正しく構成されることができる。−度この切替えロ
ジックが正しく構成されると、記憶されている命令、ア
ドレスおよびデータは切替えロジックから選択されたシ
ステム資源に転送される。
不幸なことに、切替えロジックがこのような記憶と転送
の機能を実行しなければならないシステムには、ハード
ウェアー追加されていて、全てのデータを転送するため
にはパイプライン遅延が増加する。切替えロジックが構
成されている間に、受取った情報を保持するためには、
記憶ロジ・ツクが追加されなければならない。更に、切
替えロジックを介して転送された全ての情報は、遅延期
間中保持されている。しかし、もし切替えロジックがト
ランザクションの始めにセットアツプされ、別の情報が
同じプロセッサとシステム資源との間で送られていれば
、このような遅延は不必要であ４ るかもしれない。
従って、アドレスを含む情報を切替えロジックを介して
、特定のプロセッサと選択されたシステム資源との間で
転送することができ、しかもハードウェアの大きさが小
さくなり、この切替えロジックがトランザクションの最
初に一度正しく構成されれば、情報の転送が遅延しない
ようなプロセスに対する必要性が存在する。
（発明の要約） 本発明の目的は、従来技術に関連する問題の少なくとも
幾つかを解決することである。
従って、ネットワークの２つのノードの間でソースのア
ドレスまたは行先のアドレスを有するデータを転送する
ために、切替えロジックを正しく構成するためのプロセ
スを提供することである。
ロジックの量を増加させることなく、または不必要なパ
イプラインの遅延を発生させることなく、データを転送
するプロセスを提供することもまた利益のあることであ
る。
本発明の他の目的と利点は、以下で行う記述に５ よって部分的に説明され、また部分的にはこの記述から
明らかになり、また本発明を実行することによって学ぶ
ことができる。本発明の目的と利点は、特に添付の特許
請求の範囲で指摘する手段と組合わせによって実現およ
び取得することができる。
本発明の目的に従ってこれらの目的を達成するには、こ
こで実施され幅広く説明されているように、コンピュー
タ・システムの構成要素間でデータを転送するプロセス
が提供され、この場合、このコンピュータ・システムは
、プロセッサ、システム資源に接続された第１システム
資源バス、およびデータ・ルータ（ｒｏｕｔｅｒ）を有
する。データ・ルータは、プロセッサを第１システム資
源バスに接続するデータ切替えロジックを有する。この
プロセスは、書込みトランザクションを指定する書込み
情報をプロセッサからこのプロセッサに接続されたデー
タ・ルータに転送するステップであって、この書込み情
報は書込みアドレスを有し、この書込み書込みアドレス
は書き込みデータの行６ 先を指定する上記の転送ステップ、書込みトランザクシ
ョンの期間中にデータ・ルータの書込みアドレスを復号
し、書込みトランザクションが第１システム資源バスを
有するかどうかを判定し、行先が第１システム資源バス
に接続されたシステム資源に対応するかどうかを判定す
るステップ、およびデータ・ルータによって復号された
書込みアドレスに従って書込みトランザクションの期間
中にデータ・ルータ内でデータ切替えロジックを構成す
るステップによって構成される。書込みトランザクショ
ンが第１システム資源バスを有し、行先が第１システム
資源バスに接続されたシステム資源に対応する場合、こ
のデータ切替えロジックはデータを第１システム資源バ
スに転送するように構成される。このプロセスは、また
書込みトランザクションの期間中にプロセッサからデー
タ・ルータに書込みアドレスを再転送するステップ、書
込みデータを書込みアドレスによって指定された行先に
記憶するため、書込みトランザクションが第１システム
資源バスを有し、行先が第１システム資源バスに接続さ
れたシステム資源に対応する場合、書込みトランザクシ
ョンの期間中に、データ・ルータのデータ切替えロジッ
クを介して、再転送された書込みデータを第１システム
資源バスに転送するステップ、書込みアドレスが転送さ
れた後、書込みトランザクションの期間中に書込みデー
タをプロセッサからデータ・ルータに転送するステップ
、および書込みデータを書込みアドレスによって指定さ
れた行先に記憶するため、書込みトランザクションが第
１システム資源バスを有し、行先が第１システム資源バ
スに接続されたシステム資源に対応する場合、書込みト
ランザクションの期間中に、データ・ルータのデータ切
替えロジックを介して、転送された書込みデータを第１
システム資源バスに転送するステップをまた有している
。
本発明の更に他の実施例の場合、プロセスは、読み出し
トランザクションを指定する読み出し情報をプロセッサ
からこのプロセッサに接続されたデータ・ルータに転送
するステップを有し、この８ 読み出し情報は読み出しアドレスを有し、この読み出し
アドレスは読み出しデータのソースを指定する上記の転
送ステップ、読み出しトランザクションの期間中にデー
タ・ルータの読み出しアドレスを復号し、読み出しトラ
ンザクションが第１システム資源バスを有するかどうか
を判定し、このソースが第１システム資源バスに接続さ
れたシステム資源に対応するかどうかを判定する上記の
復号ステップ、およびデータ・ルータによって復号され
た読み出しアドレスに従って読み出しトランザクション
の期間中にデータ・ルータのデータ切替えロジックを構
成するステップを有する。読み出しトランザクションが
第１システム資源バスを有し、ソースが第１システム資
源バスに接続されたシステム資源に対応する場合、デー
タ切替えロジックは、データを第１システム資源バスに
転送するように構成される。このプロセスは、また読み
出しトランザクションの期間中に読み出しデータをプロ
セッサからデータ・ルータに再転送するステップ、およ
び読み出しアドレスによって指定９ されたソースから読み出しデータに対するアクセスを可
能にするため、読み出しトランザクションが第１システ
ム資源バスを有し、ソースが第１システム資源バスに接
続されたシステム資源に対応する場合、トランザクショ
ンの期間中に再転送された読み出しアドレスをデータ・
ルータのデータ切替えロジックを介して、第１システム
資源バスに転送するステップを有する。
本明細書に含まれ本明細書の一部を構成する添付図は、
本発明の好適な実施例を示し、本発明の説明と共に本発
明の詳細な説明する。
（実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。
Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
ｌＯのブロック図である。この故障許容コンピュータ・
システムＩＯはゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１’が同
時に動作している。
０ この重複によって、１つのポイントで故障が発生するこ
とがなく、ゾーン１１または１１’の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１’は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。
第２図は、故障許容コンピュータ・システムｌＯの物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１’は、
別のキャビネット１１と１２’にそれぞれ内蔵されてい
る。キャビネット１２は、バッテリＩ３、電源調整装置
１４、冷却ファン１６およびＡＣ人力１７を有する。キ
ャビネット１２′はキャビネット１２の構成要素１３、
１４．１６および１７に対応する別の構成要素を有する
。
以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テムＩＯを動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０′
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して動作する
ことができるためである。従って、これラノモジュール
は、一方の処理システムが動作を継続している間に、他
方の処理システムの背面板から取り外しまたはその背面
板にプラグによって挿入することかできる。
好適な実施例の場合、重複処理システム２０および２０
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０′は同じ動作をする
と理解して、処理システ２ ム２０のみを完全に説明する。
処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０′と相
互に接続されている。
クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、処理システム
２０と２０′が同期して動作することを保証するために
タイミング信号が搬送される。
処理システム２０はまたＩ１０モジュール１００．１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０．１００’　　１１０’および１２０′
は独立した装置である。第１図、第４図および第１７図
はＩ１０モジュール１００を詳細に示す。複数のＩ１０
モジュールを図示するが、これらの重複したモジュール
はこのシステムによって要求されるものではない。しか
し、このような重複がなければ、ある程度の補償許容度
が失われる。
３ Ｉ１０モジュール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。
この用途に使用するため、ＣＰＵ４０、メモリ制御装置
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路が一方のレールと考えられ、Ｃ
ＰＵ５０、メモリ制御装置７５、クロスリンク９５、お
よびモジュール相互接続部１３２を有するデータ経路が
他方のレールと考えられる。動作が正しく行われている
間は、両方のレールのデータは同じである。
Ｂ、故障許容システムの原理 故障許容コンピュータ・システム１０では、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０’は、それぞれ故障停止処理システムで
あり、このことは、４ これらのシステムがサブシステム内の故障またはエラー
を検出し、これらの故障またはエラーが他のサブシステ
ムに制御されない状態で広がることを防止することがで
きる。しかし、これらの処理システムではＶは、各処理
システム内の構成要素が重複して設けられていないため
、１つの点で故障が発生する。
２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０として具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０′の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。
２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場５ 合、３つの重要な例外が存在する。第１の例外は、ブー
トストラップ法によって両方の処理装置を同期させる初
期化の時に発生する。第２の例外は、処理システム２０
と２０′が２つの異なった作業負荷で独立して（非同期
の状態で）動作する場合に発生する。第３の例外は、あ
る種のエラーが処理システム２０と２０′に発生する場
合に起こる。
この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。
システムがロックステップＩ１０で動作している場合、
いずれの１つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受は取る。以下の議論
では、これらの。
処理システムのロックステップ同期とは、１つのＩ１０
モジュールのみがアクセスされていることを意味すると
理解できる。
重複して設けられた処理システム２０および６ ２０′の同期は、各システムを決定性を有する機械とし
て取り扱うことによって実行され、この場合、これらの
システムは、同じ入力を受けて同じ既知の状態でスター
トし、常に同じ機械状態に入り、エラーのない場合には
、同じ結果を発生する。
処理システム２０と２０′は同じ構成を有し、同じ人力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同じ状態でなく、または異なった結果を発生すれ
ば、これらの処理システム２０と２０′の一方が故障し
ていると考えられる。そこで修正動作を行うためには、
故障しているモジュールを動作不能にする等して故障の
原因を取り除かなければならない。
エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なく７ とも、エラーのチエツクはデータがＣＰＵ３０と３０′
から出力される前に行われなければならない。そうでな
ければ、内部処理のエラーによって、原子炉のような外
部システムに正しくない動作が発生するが、これは故障
許容システムの設計によって防止しようとしている状態
である。
これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０′の
受は取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされ、その結果、別のエラーが発生すると、特
にこのエラーのあるデータが一定期間記憶された場合に
は、これらのエラーの最初の原因を見出だすことが困難
または不可能になる。時間が経過することとこれらのエ
ラーのあるデータがその後処理されることによって、エ
ラーの原因を追跡することができなくなる可能性がある
。
検出される前にエラーが記憶されていた時間を８ 指す「エラーの潜伏時間Ｊによって、同様に後で問題が
発生する可能性がある。例えば、コンピュータシステム
が以前に発生したエラーによって小さくなったキャパシ
ティで既に動作している場合に、滅多に使わないルーチ
ンによって潜在するエラーの見付かる場合がある。コン
ピュータのキャパシティが減少している場合、潜在する
エラーによってシステムが破壊される場合がある。
更に、処理システム２０および２０′がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。
この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シング゛ル・レール・システムで後になって何らかのエ
ラーが検出された場合、このエラーを追跡することは、
不可能でないにしても困難になる。
エラー処理の好適な方法が、これと同じ日に出願された
弁理士ドケット１ｌｈＰＤ　８９−２８．９１９ ＤＥＣ−３４４の発明の名称「ソフトウェアによるエラ
ーの処理」という出願で説明され、これは参考としてこ
こに引用されている。
Ｃ，モジュールの説明 １、　　ＣＰＵモジュール 第１図に示すＣＰＵモジュール３０の構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
０およびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０′の動作およびこれらに含まれる構成要素は一般的
に同じであるため、ＣＰＵ３０のみを説明する。
ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。
ＣＰＵ４０と５０に関連するのはそれぞれキャ０ ッシュ・メモリ４２と５２であり、これらはＣＰＵに対
して十分なメモリのサイズを有する標準のキャッシュＲ
ＡＭである。好適な実施例の場合、キャッシュＲＡＭは
４Ｋｘ６４ビツトである。しかし、本発明がキャッシュ
ＲＡＭを有する必要はない。
２、　メモリ・モジュール ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。
メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＦＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＦＣＣ信号を受は取る。バス１ ８０および８２のアドレス信号は、ボード信号、バンク
信号、および行アドレス信号と列アドレス信号を含み、
これらによってデータ転送に含まれるメモリ・ボード・
アドレス、バンク・アドレス、および行および列アドレ
スが識別される。
第５図に示すように、各メモリ・モジュール６０はメモ
リ・アレイ６００を有する。各メモリ・アレイ６００は
ＤＲＡＭが８バンクのメモリに組織されている標準ＲＡ
Ｍである。好適な実施例の場合、高速ページ・モード型
のＤＲＡＭが使用される。
メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる。
データ・トランシーバ／レジスタ６２０によってメモリ
・アレイ６００とデータ・バス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００２ の各バンクに対して行および列アドレス信号と制御信号
を分配し、ロングワードのデータとその対応するＥＣＣ
信号をメモリ・ボード信号とバンク・アドレス信号によ
って選択されたメモリ・バンクに対して転送すると共に
これらがそこから転送されることを可能にする。
いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外された場合、故障の原因を判定す
るため、記憶されているデータがＥＥＰＲＯＭ６４０か
ら取り出される。ＥＥＰＲＯＭ６４０は、ドライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ビツトの内部メモリ・データ
・バス６４５に対して８ビツトのデータを転送し、ここ
からこのデータを受は取る。
制御ロジック６１０は、メモリ・モジュール３ ６０の素子に対してアドレス信号を転送すると共に内部
タイミングと制御信号を発生する。第６図に詳細に示す
ように、制御ロジック６１２はプライマリ／ミラー指示
回路６１２を有する。
プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受は取
り、またバス８０と８２でメモリ制御装置に対して２組
のＥＣＣ信号を転送すると共にここからこれを受は取る
。指示装置６１２のトランシーバ／レジスタによって、
これらの信号をバス８０と８２との間で授受するバッフ
ァとインターフェースが設けられる。ステータス・レジ
スタ６１ｇに記憶されているプライマリ／ミラー・マル
チプレクサのビットによって、メモリ制御装置７ｃＪと
７５のいずれがプライマリ・メモリ制御装置として指定
され、いずれがミラー・メモリ制御装置として指定され
かが指示され、プライマリ／ミラー・マルチプレクサ信
号がステ４ 一タス・レジスタ６１８から指示装置６１２に加えられ
る。
プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ボード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたミラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイクル・タ
イミング信号、およびＥＥＣ信号を含む。
プライマリ／ミラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるか、またはその逆であるかを選択するために指
示装置６１２によって使用される。
バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステ５ 一タス・レジスタ転送サイクル、およびＢＢＦＲＯＭ転
送サイクルの開始後一定の時間に、データ・バス７５の
データに対応するＥＣＣ信号がこれらの時間分周多重化
双方向線に載置される。もしこの転送サイクルが書き込
みサイクルであれば、メモリモジュール６０はメモリ制
御装置からデータとＥＣＣ信号を受は取る。もしこの転
送サイクルが読み出しサイクルであれば、メモリ・モジ
ュール６０はデータとＥＣＣ信号をメモリ・モジュール
に転送する。転送サイクルの他の時間に、アドレス信号
、制御信号およびタイミング信号は時間分周多重化双方
向線でメモリ・モジュール６０によって受は取られる。
メモリ転送サイクル、ステータス・レジスタ転送サイク
ル、およびＢＢＦＲＯＭ転送サイクルの始めに、メモリ
制御装置７０と７５がメモリ・ボード・アドレス、バン
ク・アドレス、およびサイクル・タイプ信号をこれらの
時間共有線で各メモリ・モジュール６０に転送すること
が望ましい。
行アドレス信号と列アドレス信号は同じ転送す６ ビクル中に同じ行および列アドレス線で多重化されるこ
とが望ましい。先ず、行アドレスがメモリ制御装置によ
ってメモリ・モジュール６０に加えられ、約６０ナノ秒
後に列アドレスが加えられる。
シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰＵモジュール３０から入力として受は取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号を指定装置６
１２のトランシーバ／レジスタから受は取る。
シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）論
理を有するリング・カウンタである。制御およびシーケ
ンス・タイミング信号は、システム・クロック信号、指
定されたプライマリ−・サイクル・タイミング信号、お
よび指定７ されたプライマリ−・サイクル・タイプ信号から発生さ
れる。
シーケンサ６１６は、またシステム・クロック信号、指
定されたミラー・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用される。高速ページモードで多重のロング
ワードのデータをメモリ・モジュール６０との間で授受
するためには、各組の列アドレスは第１の組でスタート
し、１２７２７ナノ次の列アドレス１２０がこれに続き
、各々のロングワードのデータは前のロングワードのデ
ータの後で１２０ナノ秒遅れてバス８５を横切って移動
される。
シーケンサ６１６は、またｅｘ／ｒｘレジスタ制御信号
を発生する。ｔｘ／ｒｘレジスタ制御信号は、トランシ
ーバ／レジスタ６２０の動作と指定装置６１２のトラン
シーバ／レジスタを制御するために発生される。データ
の流れの方向は、シ８ 一ケンサ６１６のステアリングロジックによって決定さ
れ、このシーケンサ６１６はｔｘ／ｒｘ制御信号とシー
ケンス・タイミング信号を発生することによって、指定
されたプライマリ−・サイクル・タイプ信号に応答し、
データとＥＣＣ信号がメモリーモジュール６０のトラン
シーバ／レジスタに対して書き込まれるべきであるかま
たはここから読み出されるべきであるか、およびそれら
が何時行われるべきであるかを示す。メモリ書き込みサ
イクル中、ステータス・レジスタ書き込みサイクル中、
および書き込みサイクル中、データおよびＥＣＣ信号は
バス８０．８２、および８５からトランシーバ／レジス
タにラッチされ、一方メモリ読み出しサイクル中、ステ
ータス・レジスタ読み出しサイクル中、およびＥＥＰＲ
ＯＭ読み出しサイクル中、データおよびＥＣＣ信号は、
メモリ・アレイ６００、ステータス・レジスタ６１８、
またはＥＢＦＲＯＭ６４０からトランシーバ／レジスタ
にラッチされて、ＣＰＵモジュール３０に出力される。
９ シーケンサ６１６は、またＥＥＰＲＯＭ制御信号を発生
して、ＥＢＦＲＯＭ６４０の動作を制御する。
メモリ・モジュール６ｏに存在するタイミング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロック信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、」０シ
ステム・クロックの時間内、すなわち３００ナノ秒内に
実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。
メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＢＦＲＯＭ読み出しサイ
クルは、少なくとも２ｏシステム・０ クロックの間隔を必要とする。
指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。
指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了する。
ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。
これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリートな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１
９と識別される。
各状態は、ｌシステム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１９
を入力させるシステム・クロック信号の立ち上がり区間
は、これらをシーケンサ６１Ｂの状態と関連させるため
に遷移ＴＩＤＬＥおよびＴＩないしＴＩ９として表され
る。すなわち、ＴＮはシーケンサ６１６に状態ＳＥＱ　
　Ｎを人力させるシステム・クロック信号の立ち上がり
区間である。
ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもま７ま たバス８０でメモリ制御装置７０から転送されたメモリ
・ボード・アドレスによって選択されたメモリ・モジュ
ールに位置しているならば、シーケンサはメモリ制御装
置７０によるバス８０のサイクル・タイミング信号の表
明に応答してスタートされる（状態５ＥＱＩを入力する
）。指定されたプライマリ−・サイクルの活性信号の表
明に続く第１システム・クロック信号の立ち上がり区間
は、遷移ＴＩに対応する。
前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのサイクルは１０シ
ステム・クロックの間隔で実行される。シーケンサはＳ
ＥＱ　　ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に進
み、Ｓ　Ｅ　Ｑ　　ＩＤＬＥに戻る。
しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。
メモリ・アレイ６００は、「高速ページ・モードＪ　Ｄ
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよ３ び書き込みを行う期間中、最初のロングワードの転送の
後に行われるメモリ・アレイとのデータの授受は、列ア
ドレスを繰り返して更新し、ＣＡＳ（列アドレス・スト
ローブ）信号を再び発生することによって行われる。
多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモリ・アレイ６００から読み出され、または
これに書き込まれているならば、シーケンサは状態５Ｂ
ＱＩＤＬＥ、５ＥＱＩ、５ＥＱ２．５ＥＱ３．５ＢＱ４
．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５
．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５ＢＱ６
．５ＥＱ７．５ＥＱ８．５ＥＱ９、および５ＥＱＩＤＬ
Ｅを入力する。
メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６４ の間のシーケンサ６１６によって監視され、少なくとも
Ｉつの別のロングワードを転送するため、メモリ読み出
しまたは書き込みサイクルを延長するべきかどうかを決
定する。指定されたプライマリ・サイクル・タイミング
信号が遷移Ｔ６中に表明された場合、状態５ＥＱ７にあ
るシケンサは状態５ＥＱ８を人力する代わりに状態５Ｅ
Ｑ４を人力することによって、次のシステム・クロック
信号に応答する。
多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴＩの遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴＩの伝送の後、少なくとも
ｌＯナノ秒間表明を解かれたままになる。
メモリ転送サイクルの期間中、指定されたプラ５ イマリ行アドレス信号と指定されたプライマリ列アドレ
ス信号は、制御ロジック６１０内の指定装置６１２によ
って別の時間に１組の時間分周多重化線上でメモリ・ド
ライバ６３０に与えられる。
ドライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。
メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＢＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴＩの遷移の少な
くとも１５ナノ秒前からＴＩの遷移後のｌＯナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
６ 列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴＩの遷移の１０ナノ秒前からＴＩの遷移の後
１５ナノ秒まで安定した状態にある。
ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
は取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ　（行アドレス信号）、
ＣＡＳ（列アドレス・ストローブ）およびＷＥ　（書き
込みイネーブル）が発生され、プライマリ・シーケンス
・タイミング信号と指定された７ プライマリ・サイクル・タイプ信号およびバンク・アド
レス信号を使用してドライバ６３０に分配される。これ
らの制御信号の重複した組がジェネレータ／チエッカ６
１７によって重複（ミラー）シーケンス・タイミング信
号と指定されたミラー・サイクル・タイプ信号およびバ
ンク・アドレス信号から発生される。これらのミラーＲ
ＡＳ、ＣＡＳ、および書き込みイネーブル信号はエラー
のチエツクのために使用される。
プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
・アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリ制御信号は、
メモリ転送サイクル中に発生され、ジェネレータ／チエ
ッカをＲＡＳドライバに接続する線の１つに非多重化さ
れる。その結果、選択されたＤＲＡＭ８ バンクに対応するＲＡＳドライバのみがメモリ転送サイ
クル中に表明されたＲＡＳ信号を受は取る。
リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受は取られる。
ステータス・レジスタ転送サイクルとＢＢＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。
メモリ・ドライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。
プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受は取られる。
メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。
表明されたＷＥ倍信号、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択さ９ さたＤＲＡＭバンクによってのみ実行することが可能で
り、このＤＲＡＭバンクはまた表面されたＲＡＳおよび
ＣＡＳ信号を受は取る。
本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくともｌＯナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３の
遷移の期間中表明され、最初のＴ４の遷移の少なくとも
ｌＯナノ秒前から安定し、最後のＴ７の遷移に期間中表
面を解かれる。
プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実０ 行さされる。これらのリフレッシュ動作の期間中、ＲＡ
Ｓ信号およびＣＡＳ信号が逆の順序でジェネレータ／チ
エッカによって発生されて分配される。
このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。
転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＦＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アドレスおよびバンク・アドレス）信号を転送す
るために使用される。
プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＦＣＣ信号とアドレ
ス信号１ および制御信号を多重化することを可能にする。
サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ　　ＩＤＬＥ状態にあるカリ、Ｔ２
の間安定状態にある。従って、指定装置６１２のトラン
シーバ／レジスタにおいて、受信機は起動され、送信機
は少なくとも状態５ＥＱ２の終わり迄そのトリステート
・モードにセットされる。
サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・ア２ サイロ０によって実行されるかを識別する。指定装置６
１２によって受は取られた指定されたプライマリ・サイ
クル・タイプ信号は、シーケンサ６１６に加えられ、ｔ
ｘ／ｒｘ制御信号とシーケンス・タイミング信号を発生
する場合に使用される。例えば、データ・トランシーバ
／レジスタ６２０および指定装置６１２のトランシーバ
／レジスタにおいて、受信機は起動され、繊信機は書き
込みサイクル全体を通してシーケンサ６１６によってト
リステート・モードにセットされる。しかし、読み出し
期間中のデータ・トランシーバ／レジスタ６２０および
指定装置６１２のトランシーバ／レジスタの場合、受信
機はトリステート・モードにセットされ、送信機はサイ
クル・タイプ信号、メモリ・ボード・アドレス信号およ
びバンク・アドレス信号がこのサイクルの開始時点で受
は取られた後シーケンサ６１６によって起動される。
適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード３ （Ｅ　Ｄ　Ｃ）を使用して各メモリ・モジュール６０内
でチエツクされることが望ましく、このエラー検出コー
ドはメモリ制御装置７０と７５によって必要とされるコ
ードと同じであることが望ましい。
好適なコードはｌビット修正、２ビツト検出のエラー修
正コード（ＥＣＣ）であることが望ましい。
メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。
ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与え・られる。データおよびＥＣＣ信号は
Ｔ４の遷移の少なくとも１０ナノ秒前に安定しており、
Ｔ６の４ 遷移後１５ナノ秒後迄安定した状態にあり、これらのト
ランシーバ／レジスタにラッチされる。この時間の間、
メモリ制御装置７０と７５はバス８０と８２の時間を共
有した線にアドレス信号と制御信号を加えない。
メモリ書き込みサイクルの期間中に指定装置６１２によ
って受は取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０によって受は取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ入力とＥＣＣ発生
装置６２３に加えられる。発生されたＦＣＣは比較器６
２５によって指定されたプライマリ・ＥＣＣと比較され
る。指定されたプライマリ・ＥＣＣ信号は、また指定さ
れたミラー・ＥＣＣ信号と共にＥＣＣ比較器６２５に加
えられる。
ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トラン５ シーバ／レジスタ６２０と指定装置６１２のトランシー
バ／レジスタにそれぞれ向けられる。メモリ読み出しサ
イクルの遷移Ｔ７の期間中、各ロングワードに対するデ
ータとＥＣＣ信号はメモリ・アレイ６００から入手可能
であり、これらのトランシーバ／レジスタにラッチされ
る。このデータはＥＣＣ発生装置６２３に与えられ、そ
の出力はメモリから読み出されたＦＣＣと比較される。
ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＥＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。
データバス８５とバス８０および８２で転送されたデー
タとＥＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ　　ＩＤＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送ま６ たは多重ロングワード転送の最後のロングワードの場合
）安定した状態にある。この時間間隔の間、メモリ制御
装置７０と７５は、バス８０と８２の時間を共有したア
ドレス信号と制御信号を加えない。データ・トランシー
バ／レジスタ６２０の送信機と指定装置６１２のトラン
シーバ／レジスタの送信機は、これに続（Ｔ　　ＩＤＬ
Ｅ遷移の期間中、トリステート・モードにセットされる
。
比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミング信号、サイクル・タイプ信号、メモリ・ホー
ドアドレス信号、バンク・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指７ 定されたプライマリ行アドレス信号および列アドレス信
号はドライバ６３０の出力から比較器６１４に加えられ
る。そこで両方の組の信号が比較される。
もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー信号、およびサイクル・タイミング・エラー信号
は比較器から発生することができる。
ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク・アドレス信号、サイクル・タイ
プ信号８ およびサイクル・タイミング信号を使用して、発生され
たミラー制御信号およびタイミング信号と比較する。２
組のシーケンス・タイミング信号は、シーケンサ６１６
によってジェネレータ／チエッカ６１７に加えられる。
プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ倍信号
、ドライバ６３０の出力からジェネレータ／チエッカ６
１７に加えられる。前に説明したように、ミラーＲＡＳ
信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ／チエ
ッカによって内部的に発生される。ジェネレータ／チエ
ッカ６１７は、プライマリＲＡＳ信号、ＣＡＳ信号、Ｗ
Ｅ倍信号よびシーケンス・タイミング信号をミラーＲＡ
Ｓ信号、ＣＡＳ信号、ＷＥ倍信号およびシーケンス・タ
イミング信号と比較する。
もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信９ 号、ＲＡＳエラー信号、ＣＡＳエラー信号、およびＷＥ
エラー信号はジェネレータ／チエッカ６１７によって発
生することかできる。
エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受は取ったエラー信号に応答して、アド
レス／制御エラー・ロジック６２１はアドレス／制御エ
ラー信号をＣＰＵモジュール３０に転送し、アドレス信
号・制御信号、またはタイミング信号のいずれかの間で
比較のミスが発生したことによる故障を検出したことを
示す。アドレス／制御エラー信号は、エラーを処理する
ためにメモリ制御装置７０と７５のエラー・ロジックに
送られる。アドレス／制御エラー信号をＣＰＵモジュー
ル３０にすることによって、ＣＰＵ／ＭＥＭ故障が発生
するが、これは他のセクションで詳細に論じる。
比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・し０ ジスタロ１８に加えられる。エラー信号および故障に関
連するアドレス信号、制御信号、タイミング信号、デー
タ信号およびＥＣＣ信号の全ては、−時的にステータス
・レジスタに記憶され、エラーの診断と修復を可能にす
る。
本発明の１つの特徴によれば、３２ビツトのデータ・バ
ス８５が１本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。
従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。
しかし、メモリ制御装置７０と７５によってメモリ・モ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの健全性がメモリ・
モジュール６０によって検証される。
第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＥＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証する。更に、メモリー書き込み
サイクルの期間中にＤＲＡＭのデータ入力に与えられた
データは、ＥＣＣ発生装置６２３に加えられる。ＥＣＣ
発生装置６２３は、このデータ応する１組の発生された
ＥＣＣ信号を発生し、この発生されたＥＣＣ信号をＥＣ
Ｃ比較器６２５に加える。指定されたプライマリＥＣＣ
信号は発生されたＥＣＣ信号と比較され、メモリ制御装
置７０によってデータ・バス８５に転送されたデータが
メモリ・アレイ６００のＤＲＡＭに記憶されているデー
タと同じであるかどうかを検証する。
メモリ読み出しサイクルの期間中、ＤＲＡＭの２ 選択されたバンクから読み出されたデータはＥＣＣ発生
器に与えられる。発生されたＥＣＣ信号はそこでＥＣＣ
比較器に加えられ、このＥＣＣ比較器は、またＤＲＡＭ
の選択されたバンクから読み出されて記憶されているＥ
ＣＣ信号を受は取る。発生され記憶されているＥＣＣ信
号は、ＥＣＣ比較器６２５によって比較される。
もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のミスがあれば、ＥＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ミラーＦＣＣエラー信号、プライマ
リ／発生されたＢＣＣ信号エラーおよびメモリ／発生さ
れたＦＣＣエラ。
−信号はＥＣＣ比較器によって発生することができる。
ＥＣＣ比較器６２５からのこれらのＦＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＦＣＣエラ
ー信号の各々およびＦＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時３ 的にステータス・レジスタに記憶され、エラーの診断と
修復を可能にする。
ＦＣＣエラー信号はＦＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＦＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＦＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＦＣＣの
チエツクの期間中のいずれかで発生する可能性がある。
第６図に示すように、ボード選択ロジック６２７はメモ
リの背面板からスロット信号を受は取る。
これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボー４ ド選択信号がボード選択ロジック６２７によって発生さ
れ、これによって制御ロジック６１０内の他の回路を動
作させる。
３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。
メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３は、診断コー
ド、コンソール・ドライバ・コード、およびブートスト
ラップ・コードの一部のようなある種の標準コードを保
持している。
ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ・パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると５ 共に、レール・ユニーク情報（例えば、ただ１つのＣＰ
Ｕ４０または５０に使用することのできる１つのレール
の条件に特有の情報）をゾーン情報（ＣＰＵ４０と５０
の両方がアクセスすることのできる情報）に変換するた
めに使用される。
等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ・パ
ッドＲＡＭ４５とそれぞれ同じであり、同じ機能を実行
する。
第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。
処理システム２０’内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制６ 押装置７０と７５と同じように動作する。
第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受は取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート−エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。
これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８ｏｏから得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレス力ら得ることもできる。
ＣＰＵ３０からのデータは、受信機７０５を介して受は
取られＤＭＡからのデータはエンジン８００を介して受
は取られるので、マルチプレク７ す７０２の出力はマルチプレクサ０の人力である。
マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０′に送られるからである。
メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。
マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の人力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アドルス部、ボー
ド／バンク・アドレス部分８ およびシングル・ボード・ビットに分割する。６７列ア
ドレスの２２ビツトが１１本の線に多重化される。好適
な実施例の場合、２２ビツトの６７列アドレスがドライ
バ２１を介してメモリ・モジュール６０に送られる。シ
ングル・ボード・ビットはドライバ７２２を介してメモ
リ・モジュール６０に送られることが望ましく、他のボ
ード／バンク・アドレスビットはＦＣＣ信号と多重化さ
れる。
マルチプレクサ７２５は、メモリ制御装置７０に対する
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ・リフレッシュ動
作を開始する。
マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マ９ ルチプレクサ７３０に対する他の入力は、ＥＣＣジェネ
レータ／チエッカ７３５の出力である。マルチプレクサ
７３０は、人力の１つを選択し、これをメモリ・モジュ
ール６０に対する時間分割多重化ＦＣＣ／アドレス線に
載置する。マルチプレクサ７３０は、これらの時間分割
多重化線がボード／バンク・アドレスと別の制御情報な
らびにＦＣＣ情報を、異なった時間に、搬送するこを可
能にする。
ＦＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受は取られ、入力としてＥＣＣジェネレータ
／チエッカ７３５に加えられ、メモリ・モジュール６０
によって発生されたＦＣＣをメモリ制御装置７０によっ
て発生されたＦＣＣと比較する。
ＥＣＣジェネレータ／チエッカ７３５に対する他の入力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマル００ チプレクサ７１０からメモリーモジュール６０に送られ
たメモリ・データを人力として受は取るか、または受信
機７４５を介してメモリ・モジュール６０から受は取ら
れたメモリ・データを入力として受は取る。マルチプレ
クサ７４０は、ＥＣＣジェネレータ／チエッカ７３５に
対する入力であるこれらのメモリ・データの組の１つを
選択する。
ジェネレータ／チエッカ７３５は、次に適当なＦＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ・モジュール６０から受は取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。
ＦＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。
マルチプレクサ７５２に対する他の入力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２０１ の出力は、ドライバ７５３を介してＣＰＵ３０に送られ
る。
比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。
比較器７５５からの出力はＣＭＰエラー信号であり、こ
の信号はこのような比較エラーがあるか無いかを示す。
第９図においてＣＭＰエラー・ロジックに供給される。
第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６０に記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６０から読み出されたデータに発生されたＦＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置　
０２ ７６０からのパリティ−信号は、ドライバ７６２を介し
て、比較器７６５に送られる。比較器７６５は、発生装
置７６０からＦＣＣパリティ−信号を制御装置７５′に
よって発生された等価のＦＣＣパリティ−信号と比較す
る。
パリティ−発生装置７７０は、デマルチプレクサ７２０
から受は取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置７７０からのアドレ
ス・パリティ−信号はドライバ７７２によって比較器７
７５に送られ、この比較器７７５は制御装置７５からま
たアドレス・パリティ−信号を受は取る。比較器７６５
と７７５の出力はパリティ−・エラー信号であり、これ
らの信号は第９図のエラー・ロジックに供給される。
第８図はＤＭＡエンジン８００の基礎を示す。
好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエン０３ ジン８００はデータ・ルータ（ｒｏｕｔｅｒ）　８１０
、ＤＭＡ制御装置８２０、およびＤＭＡレジスタ８３０
を有する。ドライバ８１５と受信機８１６によって、メ
モリ制御装置７０とクロスリンク９０との間にインター
フェースが設けられる。
ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受は取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に構成する。制御装置８
２０によって、データ・ルータ８１０が第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制御７
０回路に送るように、その構成がまた設定される。デー
タ・ルータは、その状態信号をＤＭＡ制御装置８２０に
送り、このＤＭＡ制御装置はこの信号を他のＤＭＡ情報
と共に第９図のエラー・ロジックに伝える。
レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。
次に、ＤＭＡサイクルの期間中、制御装置８２００４ はルータ８１０を介してカウンタ・レジスタ８３２をイ
ンクリメントさせアドレス・レジスタ８３６をデクリメ
ントさせる。制御装置８２０によって、アドレス・サイ
クル８３６の内容がＤＭＡ動作の期間中ルータ８１０と
第７図の回路を介してまたメモリ・モジュール６０に送
られる。
上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。
第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆ　ｉｒｅｗａｌｌ　）のミス
比較信号およびアドレス／制御エラー信号のようなある
種の外部信号と同様に、診断エラー・ロジック８７０に
対する入力である。好適な実施例の場合、診断エラー・
ロジック８７０はクロスリンク９０と９５を介してシス
テム１０の他の０５ 構成要素からエラー信号を受は取る。
診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュール６０内にア
ドレスを記憶する。
診断エラー・ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受は取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰＵ
／ＩＯエラー、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故
＋０６ 障の存在を判定する。
ＣＰＵ／ＩＯエラーは、バス４６のＣＰＵ／ＩＯサイク
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に発生するエラーであり、好適な実施例
の場合、主としてソフトウェアによって処理される。Ｃ
ＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作またはメモリ
の内容を保障することのできないエラーである。
エラー・カテゴリー化ロジック８５０からの出力は、エ
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲー１８５６を介してクロスリンク９０と９５に送ら
れる。
エラー・コードを受は取った後、クロスリンク９０．９
５．９０’、９５’はメモリ制御装置にリトライ要求信
号を送る。第９図に示すように、メモリ制御装置７０の
エンコーダ８９５はサイン０フ ル・タイプ情報とエラー信号〔サイクル・クオリファイ
ヤ（ｑｕａｌｉｆｉｅｒｓ）として纏めてに示される〕
と共にリトライ要求信号を受は取る。エンコーダ８９５
は、次にシステム故障エラー・レジスタ８９８に記憶す
るための適当なエラー・コードを発生する。
システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。
システム故障エラー・レジスタ８９８とは違って、診断
エラー・レジスタ８８０はクロスリンク・レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ・モジュール６ｏ内の修正不可能なＦＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。
診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのビットを含んでいる。
これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸ　Ｉ　Ｏビット、
ソリッド故障ビットおよび過渡０８ 的ビットを含んでいる。過渡的ビットソリッド・ビット
はいずれも故障のレベルを示す。過渡的ビットによって
、またシステム故障エラー・アドレス・レジスタ８６５
が凍結される。
第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスニーフル・コード、およびミラー・バ
ス・トライバ・イネーブル部８７６のミラー・バス・ド
ライバ・イネーブルコードのようなある種の状態情報を
記憶する。ＤＭＡ比率コードは、ＤＭＡに割り当てるこ
とのできるメモリ帯域幅の部分を特定する。
エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス・ドライバを動作させる信号を与えられる。
　０９ ４、　クロスリンク メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。−船釣に、クロス
リンク９０および９５によって、ＣＰＵモジュール３０
、ＣＰＵモジュール３０’Ｉ１０モジユール１００．１
１０．１２０、およびＩ１０モジュール１１Ｏ′、１１
０′、１２０′との間の通信が行われる。（第１図参照
）クロスリンク９０と９５は、第１０図に示すように、
並列レジスタ９１０と直列レジスタ９２０の両方を含む
。両方のタイプのレジスタは、本発明の好適な実施例で
プロセッサ間の通信を行うために使用される。通常の動
作の期間中、処理システム２０と２０′は同期され、デ
ータはそれぞれクロスリンク９０／９５と９０’／９５
’の並列レジスタ９１０を使用して、処理システム２０
と２０’との間で交換され、処理システム２０と２０′
が同期されていない場合、ブートストラッピングの期間
中に最も顕著に現れるように、データは直列レジスタ９
０２によってクロスリンクの１０ 間で交換される。
並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらばメモリ・モジュ
ール６０内には存在しない。
Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するか、ゾーン・アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システムｌＯ全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペース」という用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。
第１Ｏ図に示す並列レジスタは、通信レジスタ■ ９０６とＩ１０リセット・レジスタ９０８を有する。通
信レジスタ９０６は、ゾーン間で交換される独特のデー
タを含む。このようなデータは、メモリ・ソフト・エラ
ーのような通常ゾーンに特有のデータである（メモリモ
ジュール６０と６０′が同じエラーを同時に独立して経
験するということは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０′は、ロックステップ同期状態にあり同じ一連の
命令を客間時に実行しているため、ゾーン・ユニーク・
データをゾーン１１内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１内の通信レジスタ９０６’　　（図示せず）にも記憶
しなければならない。
しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内■ に存在する。したがって、同期動作の期間中、両方のゾ
ーンは同時に１つのゾーンから通信レジスタを読み出す
ことができ、次に他のゾーンから通信レジスタを同時に
読み出すことができる。
Ｉ１０リセット・レジスタ９０８は、システム・アドレ
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールがリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ビ
ツトを有する。Ｉ１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。
並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。
並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、プロセッサ
２０と２０′が　１３ 例えロック・ステップ同期状態（例えば、位相ロック状
態およびこれと同じ状態）で動作していなくても、これ
らのプロセッサ２０と２０′に通信を行なわせることで
ある。好適な実施例の場合、幾つかの並列レジスタがあ
るが、本発明を理解するためにこれらを説明する必要は
ない。
制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ８Ｒビット９１３であり、これはブートストラビング
のために使用され、対応するゾーンの処理システムがブ
ートストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのブートストラブ・プロ
セスを開始したかどうか、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。
制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード１４ ・ビット９１４を有する。モード・ビットは、再同期モ
ード・ビット９１５とクロスリンク・モード・ビット９
１６を含むことが望ましい。再同期モード・ビット９１
５は、クロスリンク９０を再同期スレーブ・モードまた
は再同期マスター・モードのいずれかにあるものとして
識別する。クロスリンク・モード・ビット９１６は、ク
ロスリンク９０をクロスリンク・オフ・モード、デュプ
レックス・モード、クロスリンク・マスター・モード、
またはクロスリンク・スレーブ・モードのいずれかにあ
るものとして識別する。
直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
は取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０■ に送り返す。
第１１図は、プライマリ・クロスリンク９０およびミラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。
対応するクロスリンクの構成要素は、好適な実施例では
、クロスリンク９０′および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互接続部１３０．１３２．１３０′および１３２
′との間に送られる。
第１２図は、ルート・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。
第１１図は、プライマリ・クロスリンク９０とミラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。
プライマリ・クロスリンク９０の構成要素と同じミラー
・クロスリンク９５の回路の構成要素は同じ番号で示す
が、ミラー制御装置の場合には番号の次にｒｍＪの文字
を付ける。
第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイミ
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置７０′からのデータと同時にクロスリンク
９０を通過することを保証することである。
もしメモリ制御装置７０からのコードがクロスリンク９
０′を介して処理・システム２０′に送られるべきであ
れば、ドライバ９３７が起動される。
メモリ制御装置７０からの制御コードは、またう＋１７ ツチ９３３を通過してマルチプレクサＣ３ＭＵＸＡ９３
５に入る。もし制御コードがクロスリンク９０′からプ
ライマリ・クロスリンク９０に受は取られれば、これら
の経路は受信装置９３６を通ってう・ソチ９３８および
またマルチプレクサ９３５に至る。
マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０′からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正しい遅延目的のため、ラッチ９３９の記憶さ
れ、もしこれらのコードがモジュール相互接続部１３０
に送られるべきであれば、ドライバ９４０が起動される
。
データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介１８ して１つの方向のみに流れるが、制御信号はそのトラン
ザクションの期間中に双方向に流れるという事実を反映
している。これと同じ理由のため、バス８８と８９のデ
ータ線は双方向であるが、制御方向は双方向ではない。
バス８８を介してメモリ制御装置７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出力されるデータは受信装置９８６によって
バッファされ、ラッチ９８８に記憶され、次にマルチプ
レクサＭＵＸＡ９６６の人力に向かう。マルチプレクサ
９６６の出力は、ラッチ９８６に記憶され、もしドライ
バ９６９が起動されれば、モジュール相互接続部１３０
に送られる。
第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶■ され、次にマルチプレクサＣ８ＭＵＸＣ９４２に与えら
れる。マルチプレクサ９４２は、また並列クロスリンク
・レジスタ９１０から制御コードを受は取り、ラッチ９
４３に転送するため並列レジスタ・コードまたはラッチ
９４１からのコードのいずれかを選択する。もしこれら
の制御コードがクロスリンク９０′に転送されるべきで
あれば、ドライバ９４６が起動される。クロスリンク９
０′からのコード（および従ってメモリ制御装置７０′
からの制御コード）は受信機９４７いよってバッファさ
れ、ラッチ９４８に記憶され、入力としてマルチプレク
サＣ８ＭＵＸＤ９４５に加えられる。
マルチプレクサＣ８ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を入力とし
て受は取る。
マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０′からのコードの
いずれかを選択し、これらの信号を入力としてマルチプ
レクサＣ８ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またエラー　２０ ド・ロジック９７０からのコード（再同期の期間中に発
生するバルク・メモリの転送のために）、直列クロスリ
ンク・レジスタ９２０からのコード、または所定のエラ
ーコードＥＲＲを人力として受は取る。マルチプレクサ
９４９は、次に適当に制限されてこれらの入力の幾つか
を選択してラッチ９５０に記憶する。もしこれらのコー
ドがメモリ制御装置７０に送られるべきであれば、次に
ドライバ９５１が起動される。
マルチプレクサ９４９に対する人力であるエラー・コー
ドＥＲＲの目的はＪレールの１つのエラーによって、レ
ールとしての同じゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これによってトラスチックだが恐らく必要のないアク
ションが発生する。このことを回避するため、クロスリ
ンク９０はＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０を
有し、このゲートによってマルチプレクサ９４５と９４
５ｍの出力が比較される。もしこれらの出２１ 力が異なっていれば、ゲート９６０によってマルチプレ
クサ９４９はＥＲＲコードを選択する。
ＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ・モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同じ結果を達成する。
第１２図に示すデータとアドレスの流れは第１１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられる。
並列レジスタ９１０からのデータによって別の入力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＵＸＣ９７６に対する人
力であり、このマルチプレクサＭＵＸＣ９７６は、また
もともとメモリ制御装置　２２ ７０から送られてラッチ９６１に記憶されているデータ
とアドレスを受は取る。マルチプレクサ９７６は、次に
これらの入力のｌっを選択してラッチ７９８に記憶する
。もしモジュール相互接続部１３０から入力されたもの
であれ、メモリ制御装置７０から入力されたものであれ
、もしデータとアドレスかクロスリンク９０’に送られ
るべきであれば、ドライバ９８４が起動される。
クロスリンク９０’から入力されたデータは受信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する人力が与えられる。マルチプレクサＭ
ＵＸＤＱ　８２の他方の人力はラッチ９８０の出力であ
り、このラッチ９８８はラッチ９７８から入力されたデ
ータとアドレスを有している。マルチプレクサ９８２は
次にその入力の１つを選択し、こらは次にラッチ９００
に記憶される。もしデータまたはアドレスがメモリ制御
装置７０に送られるべきであｈば、ドライバ９２２が起
動される。シリアル・レジス２３ り９２０からのデータはドライバ９４４を介してメモリ
制御装置７０に送られる。
クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック９９６、および
デコード・ロジック９９８によって発生される幾つかの
信号によって制御される。
適当な入力ソースを選択するため、このロジックによっ
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号が与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。
制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード−０シツク９
７０．９７１，９７０ｍ、９７１ｍ。
および９９６によって発生される。デコード・口２４ シック９９８．９７０および９７０ｍは、データとコー
ドがそれ自身のゾーンから受は取られるか他のゾーンか
ら受は取られるかを制御するのに必要なデータとコード
をこのロジックが受は取ることを保証する位置に持続さ
れる。
デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証することである。この「
初期デコード」によって、データ・アドレスとコードか
全てのケースで適切なりロスリンクに送られることを確
認する。このような初期デコード・ロジックがなければ
、クロスリンクは全てそれらのドライバが不能にされた
状態におかれる可能性がある。メモリ制御装置のドライ
バがまた不能にされれば、そのクロスリンクは決してア
ドレス、データおよび制御コードを受は取らず、そのク
ロスリンクに接続されているＩ１０モジュールの全てを
効率的に不能にする。
デコード・ロジック９７０．９７１．９７０ｍ、９７１
ｍ、および９９８によって発生されたドラ　２５ イバ制御信号を説明する前に、これらのゾーン、従って
クロスリンク９０と９５がとることのできる異なったモ
ードを理解する必要がある。第１３図は、異なった状態
ＡないしＦおよび各モードに対応するこれらの状態を説
明する表である。
開始時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンのＩ
ｌｏと通信を行う能力を要求し、その要求が受は入れら
れた後、これらのゾーンは状態ＢとＣとして示されるマ
スター／スレーブ・モードに入る。このようなモードの
場合、マスターであるゾーンは動作しているＣＰＵを有
し、そのゾーンおよび他方のゾーンのＩ１０モジュール
を制御する。
再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示され　２６ る再同期スレーブ／再同期マスター・モードに入る。こ
れらのモードの場合、マスター・ゾーンであったゾーン
が他方のゾーンのＣＰＵをオン・ラインにする役割を果
たす。もし再同期に失敗すれば、これらのゾーンは前に
再同期しようとしたのと同じマスター／スレーブモード
に戻る。
しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター・スレーブ・モードの１つ
に入る。
スレーブはそのプロセッサーがＣＰＭ／ＭＥＭ故障を経
験したゾーンである。
状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａ２７ に戻る。
第１１図および第１２図に示すデコード・ロジック９７
０．９７０ｍ、９７１．９７１ｍ、　９９８（まとめて
クロスリンク・制御ロジックと称する）は、クロスリン
ク・ドライバとマルチプレクサをどのようにして適切な
状態にセットするかを決定するため、第１０図に示す再
同期モード・ビット９１５とクロスリンク・モード・ビ
ット９１６にアクセスする、更に、このクロスリンク・
デコード・ロジックは、またデータ・トランザクション
の期間中にメモリ制御装置７０と７５から送られたアド
レスの一部を受は取って分析し、クロスリンク・マルチ
プレクサとドライバの状態をどのようにして設定するか
をクロスリンク・デコード・ロジックに対して更に指示
すアドレス情報を取り出す。
マルチプレクサの状態を設定するのに必要な情報は、−
魔界なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロス２８ リンク９０と９５がスレーブ・モードにある場合、マル
チプレクサ９３５．９３５ｍ、および９６６はゾーン１
１からデータ・アドレスとコードを選択する。もしクロ
スリンク９０と９５が完全にデュプレックス・モードに
あり、Ｉｌｏの命令のアドレスがゾーン１１のＩｌｏに
接続された装置に対するものであり、影響を受けたマル
チプレクサとのクロスリンクがクロスオーバー・モード
にあれば、これらのマルチプレクサはまた他方のゾーン
からデータ、アドレスおよびコードを選択する。
クロスオーバー・モードの場合、モジュール相互接続部
に送られるべきデータはチエツクのため他方のゾーンか
ら受は取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受は取り、モ
ジュール接続部は、ゾーンエビのミラー・レールからデ
ータ、アドレスおよびコードを受は取る。または、モジ
ュール相互接続部１３２はゾーン１１’のプライマリ・
レールからデータ、アドレスおよびコード２９ を受は取ることができ、これによって、一方のゾーンの
プライマリ・レールを他方のゾーンのミラー・レールと
比較することが可能になる。
マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受は入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、アドレスおよびコードがＩ１０モジ
ュールから受は取られる場合と、クロスリンクが再同期
スレーブ・モードであり、データ、アドレスおよびコー
ドが他方のゾーンのメモリ制御装置から受は取られる場
合の両方について、真実である。
もしメモリ制御装置７０および７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報３０ が応答データのソースはクロスリンク自身のシリアル・
レジスタ９２０であることを示せば、マルチプレクサ９
４９と９４９ｍはデータとコードをこれらのレジスタか
ら選択するようにセットされる。
もしこの情報かメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ　　ＯＲゲー
ト９６０と９６０ｍがクロスリンク９０と９５を介して
転送されたデータの間で比較のミスを識別すれば、ＥＲ
Ｒコードを選択するようにセットされる。この後者の場
合、マルチプレクサ９４９と９４９ｍの制御は、クロス
リンクロジックからではなくてＥＸＣＬＵＳ　ＩＶＢＯ
Ｒゲート９６０と９６０ｍから行われる。マルチプレク
サ９４９と９４９ｍは、クロスリンク・レジスタ９１０
が要求された場合には、これらのレジスタからコードを
また選択し、これらのコードが要求された場合には、マ
ルチプレクサ９４５■ ■ と９４５ｍの出力をまた選択する。マルチプレクサ９４
５と９４５ｍは、それぞれマルチプレクサ９４２と９４
２ｍからの出力かまたはそれぞれクロスリンク９０′と
９５′からのＩ１０コードかのいずれかを選択する。
マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するか、またはデータとアド
レスがＩｌｏに対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０′に送られるべきであ
る場合、メモリ制御装置９０からのデータとアドレスを
選択するかのいずれかである。
ドライバ９３７と９３７ｍは、クロスリンク９０と９５
かデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のｌ１０）ランザク
ジョンの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
また　３２ はスレーブ・モードの場合に動作される。ドライバ９５
１と９５１ｍは常に動作されている。
ドライバ９６９はゾーン１１に対するｌ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１’のＩｌｏに送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０′からデータを受は取る。ドライバ９９２と
９９４は、データがメモリ制御装置７０に送られている
場合に動作される。ドライバ９９４は、シリアル・クロ
スリンク・レジスタ９１０の内容が読み出されている場
合に動作され、ドライバ９９２は全ての他の読み出し期
間中に動作される。
５、　発振器 両方の処理システム２０と２０′が各々同じ機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよ３３ びインタープロセッサのエラーのチエツクのために処理
システムの２０と２０′を再同期させることに消費され
てしまう。処理システム２０と２０′の好適な実施例の
場合、これらのシステムの基本的なりロック信号は相互
に同期されて位相ロックされている。故障許容コンピュ
ータ・システムｌＯは、処理システム２０と２０′に対
するクロック信号の周波数を制御し、各処理システムに
対するクロック信号の間の位相差を最小にするために、
タイミング・システムを有している。
第１４図は、処理システム２０と２０’で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００′の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００′の動作が異なっている場合　３４ を除いて、発振器システム２００の構成要素と動作のみ
を説明する。
第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６ＭｈＺの基本発振器信号を発生する。ＶＣＸＯ２０５
の周波数は人力の電圧レベルによって調整することがで
きる。
クロック分配チップ２１０は基本発振器信号を分周し、
全て同じ周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ　　ＬおよびＰＣＬＫ　　Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ　　ＬとＭＣＬＫ　　Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと■ ５ 位相の関係を示す。クロック信号ＰＣＬＫ　　Ｌ、ＰＣ
ＬＫ　　Ｈ，ＭＣＬＫ　　Ｍ、およびＭＣＬＫＨは約３
３．３３Ｍｈｚであることが望ましい。クロック・チッ
プ２１０は、また第１５図に示す１６．６６Ｍｈｚの位
相ロック・ループ信号ＣＬＫＣＨをまた発生する。この
位相ロック・ループ信号は、この信号をバッファするク
ロック・ロジック２２０に送られる。
クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック・ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’　　Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受は取る。遅延素子２２５は、クロック・
ロジック・バッファ２２０′からのケーブル・ラン（ｃ
ａｂｌｅ　ｒｕｎ）による遅延を概算する。
位相検出器２３０は、その入力位相ロック・ル３６ −プ信号を比較して２つの出力を発生する。これらの信
号の１つは位相差異信号２３５であり、これはループ増
幅器２４０を介してＶＣＸＯ２０５の電圧入力に送られ
る。位相差異信号２３５によって、増幅器２４０は信号
を発生し、この位相差異を補償す仝ためにＶＣＸＯ２０
５の周波数を変換する。
位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。
第１６図は、位相検出器２３０の詳細図である。
位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受は取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受は取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。
もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ＋３７ ２４５Ｌｔ　ｒｓＬＡＶＥＪの位置（すなわち閉）にあ
り、電圧水準２３５は、ループ増幅器２４０によって増
幅された後、ＶＣＸＯ２０５の周波数を制御する。もし
両方のスイッチ２４５と２４５′が「マスター」の位置
にあれば、処理システム２０と２０′は位相ロックされ
ず、非同期の状態で（独立して）動作する。
位相差信号２３５の電圧水準は、また電圧比較器２３４
に対する入力であり、これらの位相差は位相の進みと遅
れの許容範囲を表す電圧Ｖ２２．およびＶ　ｖ　ｅ　ｌ
　２である。もしこの位相差が許容範囲であれば、ＰＨ
ＡＳＥ　　ＥＲＲＯＲ信号は活性化されない。もしこの
位相差が許容範囲以外であれば、ＰＨＡＳＥ　　ＥＲＲ
ＯＲ信号２３６は活性化され、クロック・デコーダ２２
０を介してクロスリンク９５に送られる。
６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。このＩ１０モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適応　３８ することができる。
第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　１
０００の好適な実施例の構成要素を示す。ファイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１０とバスｌ０２０に接続するための３２ビツトのバ
ス・インターフェース１８２０を有する。インターフェ
ース１８１０と１８２０は内部ファイヤウオール・バス
１８１５によって接続され、このファイヤウオール・バ
ス１８１５はまたファイヤウオール１０００の他の構成
要素とも相互に接続される。バス１８１５は１６または
３５ビツト幅の並列バスであることが望ましい。
Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互後９ 線部１３０からバス１０２０にデータを書き込む。
この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受は取った自分白身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０′からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１０００と１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０′がロックステップ同期
の状態にあるからである。
ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。
その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周０ 期的冗長性チエツク（ＣＲＣ）コードのようなエラー検
出コード（Ｅ　Ｄ　Ｃ）によってチエツクされる。Ｅ　
Ｄ　Ｃ／ＣＲＣ発生装置１８５０は、また内部ファイヤ
ウオール・バス１８１５に接続される。
ＥＤＣ／ＣＲＣ発生装置１８５０は、Ｉ１０装置によっ
て使用されるのと同じＥ　Ｄ　Ｃ／ＣＲＣコードを発生
してチエツクを行う。Ｉ１０モジュール１００は２つの
ＥＤＣを発生することが望ましい。一方のＥＤＣはまた
Ｅ　Ｄ　Ｃ／ＣＲＣでもよく、これはモジュール１００
が接続されているアサ−ネット（Ｅｔｈｅｒｎｅｔ　）
パケット・ネットワークのようなネットワークに対する
インターフェースに使用される（第１７図の構成要素１
０８に参照）。
他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。
ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥＤＣ／ＣＲＣを適応することは必要でないが、その
理由は、モジュールゆ相互接続部が２重になっているか
らである。例えばＣＰＵモジ　４１ ュール３０の場合、クロスリンク９０はモジュール相互
接続部３０を介してファイヤウオール１０００と通信を
行い、クロスリンク９５はモジュール相互接続部１３２
を介してファイヤウオール１０００と通信を行う。
アサ−ネット・ネットワーク１０８２から受は取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥ　Ｄ　Ｃ／ＣＲＣの有効性をチエツク
される。ＥＤＣ／ＣＲＣが完全であるデータは、これも
また第１７図に示すローカルＲＡＭ１０６０に書き込ま
れる。ローカルＲＡＭ１０６０内の全てのデータは、Ｄ
ＭＡを使用してメモリ・モジュール６０に転送される。
ＤＭＡ制御装置１８９０は転送の調整を行い、ＥＤＣ／
ＣＲＣ発生装置に転送中のＥ　Ｄ　Ｃ／ＣＲＣによって
符号化されたデータの有効性をチエツクさせる。
Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データ４２ がメイン・メモリからＩ１０バッファメモリに移動する
場合、ＥＤＣ／ＣＲＣを付加してもよい。
データがＩ１０バッファメモリからメイン・メモリに移
動する場合、Ｅ　Ｄ　Ｃ／ＣＲＣはチエツクを受けてメ
イン・メモリに移動してもよく、または取り除かれても
よい。データがＩ１０バッファメモリからディスクまた
はアサ−ネット・アダプタのような外部装置を介して移
動される場合、８０Ｃ／ＣＲＣは局部的または離れた位
置にある受信ノードでチエツクされてもよく、またはそ
の両方でチエツクされてもよい。メモリ・データ・パケ
ットは遠くの位置にあるノードまたはＩ１０モジュール
のローカル・インターフェースによって発生されたそれ
らのＥ　Ｄ　Ｃ／ＣＲＣを有してもよい。
この動作によって、Ｉ１０モジュール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
くらい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥ　Ｄ　Ｃ／ＣＲＣコードを発
生してチエツクするＥＤＣ／ＣＲＣ発生装置を有するこ
とが望ましい。
一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を取扱う。３２ビツト・
バスｌ０２０は２つの異なったモードで駆動される。Ｄ
ＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９０
は標準非同期マイクロプロセッサ・バスとしてバス１０
２０を使用する。ＤＭＡの動作が発生するローカルＲＡ
Ｍ１０６０のアドレスは共有のメモリ制御装置１０５０
とＤＭＡ制御装置１８９０に供給される。実際のＤＭＡ
の転送の期間中、ＤＭＡ制御装置ｌ８９０はＤＭＡ制御
線１８９５に非同期の状態でバス１０２０を駆動させる
。共有のメモリ制御装置１０５０はバス・サイクル毎に
３２ビツトのデータ・ワードをバス１０２０に転送し、
ＤＭＡ制御４ 装置１０９０はどれくらいの数のワードの転送が残って
いるかについての情報を得る。共有のメモリ制御装置１
０５０は、またローカルＲＡ　Ｍ　１０６０を制御して
次のＤＭＡアドレスを発生する。
Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。
ＣＰＵモジュール３０はメモリ・アレイ６０との転送動
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの動作を管理する。このよう
な作業の分割によって、いずれかのモジュールのＤＭＡ
ロジックの故障がゾーン１１または１１’のいずれかの
他のモジュールのデータの健在性を低下させることを防
止する。
トレースＲＡＭＩ　８７２はトレースＲＡＭ制御装置１
８７０の機能を以下で詳細に説明する。簡単に言えば、
故障が検出され、ＣＰＵ４０．４０′５０および５０′
とＣＰＵモジュール３０および　４５ ３０′がそのことを通知されると、コンピュータ・シス
テムＩＯ全体の種々のトレースＲＡＭが以下で説明する
ある種の機能を実行する。トレースＲＡＭとの通信はト
レース・バス１０９５で行われる。トレースＲＡＭ制御
装置１８７０は、トレース・バス１０９５からの信号に
応答して、トレースＲＡＭ１８７２に記憶を停止させる
かその内容をソレース・バス１０９５放出させる。
３２ビツトの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、Ｉ１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビツトのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有する　４６ ＲＡＭであることが望ましいが、このＲＡＭ１０８０は
任意のサイズでよい。共有のメモリ制御装置１０５０と
ローカルＲＡＭＸ０８０によって、Ｉ１０モジュール１
００に対する記憶能力か与えられる。
ディスク制御装置１０７０によって、第１図のディスク
ｌ０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられる。ディスク制御装置
ｌ０７０は、ローカルＲＡＭ１０６０に使用するためま
たはＩ１０モジュール・バス１０２０との通信を行うた
めに共有のメモリ制御装置１０５０にまた接続される。
ネットワーク制御装置１０８０はネットワーク・インタ
ーフェース１０８２によってＥＴＨＢＲＮＢＴネットワ
ークのような標準ネットワークに対してインターフェー
スを与える。ネットワーク制御装置１０８０は、ローカ
ルＲＡＭ１０６０とＩ１０モジュール・バス１０２０の
両方に対してインターフェースとして機能する共有のメ
モリ制御装置１０５０にまた接続される。しかし、Ｉ１
０モジ■ ７ コール・バス１０２０の特定の組織または構造について
は何等の要求も存在しない。
ＰＣＩＭＣ電源および冷却用インターフェース・モジュ
ール）サポート・エレメント１０３０は、Ｉ１０モジュ
ールＯバス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受は取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰＩＭサポート・エレメント１
０３０を使用することもまた可能である。または、ＰＣ
ＩＭサポート・エレメント１０３０は、直接ファイヤウ
オール１０００と１０１Ｏに接続されてもよい。
８ 診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭＩ　８７２のようなトレースＲＡＭからエ
ラー・チエツク情報を集めるために使用される。このデ
ータは、それぞれファイヤウオール１０００と１０１０
を介してトレース・バス１０９５と１０９６に集められ
ると共にモジュール・バス１０２０を介してマイクロプ
ロセッサ１１００に集められる。
Ｄ、インタープロセッサとインターモジュールの通信 １、　データ経路 コンピューターシステム１０の構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列４９ リンク、および既に説明したクロック信号によって構成
される。これらは１９図に示される。並列リンクは、２
組の同じデータおよびアドレス線、制御線、割り込み線
、符号化エラー線、および１本のソフト・リセット・リ
クエスト線を有する。
データおよびアドレス線と制御線は、モジュール相互接
続部１３０と１３２（または１３０′と１３２’）また
はメモリ・モジュール６０（６０’からＣＰＵモジュー
ルの間で交換される情報を有している。
割り込み線は、Ｉ１０サブシステム（モジュール１００
．１１０．１２０．１００′、１１０’および１２０’
）で使用可能な割り込み水準の各々に対し１本の線を有
することが望ましい。これらの線はクロスリンク９０．
９５．９０′、および９５′によって共有される。
符号化エラー線は、両方のゾーンに対するコンソール「
ＨＡＬＴ」要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを） 　５０ 同期させるコード、１つは他方のゾーンに対してＣＰＵ
／メモリの故障の発生を示すコード、１つは両方のゾー
ンに対してＤＭＡエラーを同期させるコード、および１
つはクロック位相エラーを示すコードである。各ゾーン
１１または１１’からのエラー線は、ゾーン１１に対す
るＯＲゲート１９９０またはゾーン１１’に対するＯＲ
ゲート１９９０’のようなＯＲゲートに対する入力であ
る。各ＯＲゲート２の出力によって、他方のゾーンのク
ロスリンクに対する人力が与えられる。
欠陥許容処理システムＩＯは、過渡的な故障に関係なく
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００．１１０．１２０．１００′、１１０’、１２０’
）は、また過渡的なエラーまたは故障を経験しても動作
を継続することができる。好適な実施例の場合、ファイ
ヤウオール比較回路１８４０の検出したエラーによって
、同期化されたエラー・レポートがＣＰＵの管理する動
作に関して経路２５を介して行われる。
■ ■ ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。
ある種の過渡的なエラーは、動作を完全デュプレックス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データが生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフ・システムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。
経路２５の符号化エラー線のＣＰＵメモリ故障コードは
、ＣＰＵ３０のＣＰＵ２ とメモリ・エレメントが故障していることをＣＰＵ３０
′に知らせる。
サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる、。上で説明したように、実
行されているバス動作のタイプがサイクル・タイプによ
って決められる。すなわち、これらは、ＣＰＵ　　Ｉｌ
ｏの読み出し、ＤＭＡの転送、ＤＭＡのセットアツプま
たは割り込みベクトルの要求である。エラー・タイプに
よってファイヤウオールの比較ミスまたはＣＲＣのエラ
ーが決められる。「準備完了」のメツセージはＣＰＵと
Ｉ１０モジュールとの間に送られて要求された動作の完
了を示す。
シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。
交換されるクロック信号は、位相ロック・クロ５３ ツク信号ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。
である。
第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。
第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ・データのＣＰＵのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的なＣＰＵ　　Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有している。
ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０’）に記憶されてい　５４ るものと仮定する。経路が１つの場合、データはファイ
アウオール１０００、モジュール相互接続部１３０を介
してクロスリンク９０に流れる。第１２図から分かるよ
うに、り巳スリンク９０はファイアウオール　１０００
からメモリ制御装置９０に流れるデータを遅延させ、そ
の結果、クロスリンク９０′に対するデータは、データ
がメモリ制御装置７０に加えられるのと同時に、このメ
モリ制御装置７０に加えられ、従って、処理システム２
０と２０′が同期状態のままであることが可能になる。
このデータは、次に内部バス４６と４０’によってメモ
リ制御装置７０および７０′からＣＰＵ４０および４０
′に進む。
同じ経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。
ＣＰＵｌ０読み出し動作は、また共有のメモリ５ 制御装置１０５０’とＩ１０装置１００′のローカルＲ
ＡＭを介して処理システム２０′のＩ１０処置から受は
取られたデータに対してもまた実行されることができる
。
Ｉ１０モジュールｉｏｏ、＋１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００′、１１
０’　　１２０’に対応するが、対応するＩ１０モジュ
ールはロックステップ同期状態にはない。ＣＰＵ　　＋
１０読み出しのためメモリ制御装置１０５０’とローカ
ルＲＡＭＩ　Ｏ６０’行う使用して、データは先ずクロ
スリンク９０′と９５′に進む。残りのデータ経路はメ
モリ制御装置１０５０からの経路と同じである。データ
はクロスリンク９０′と９５′からメモリ制御装置７０
′と７５′を経由して最終的にそれぞれＣＰＵ４０′と
５０′に進む。同時に、データはそれぞれクロスリンク
９０と９５を横切って進み、次に遅延エレメントを経由
しないでそれぞれＣＰＵ４０と５０に進み続ける。
第２０Ｂ図は、ローカル・データのＣＰＵ　　１５６ １０書き込み動作を示す。このようなローカル・データ
はＣＰＵ４０．５０．４０′および５０′からＩ１０モ
ジュール１００のようなＩ１０モジュールに転送される
。このような動作の１つの例は、共有のメモリ制御装置
１０５０におけるレジスタＡに対する書き込みである。
ＣＰＵ４０によって転送されるデータは同じ経路に沿っ
て進むが、その方向はＣＰＵ　　Ｉｌｏの読み出し期間
中のデータの方向と逆の方向である。特に、このような
データはバス４６、メモリ制御装置７０、種々のラッチ
（同期を行うため）、ファイヤウオール１０００、およ
びメモリ制御装置１０５０を通過する。ＣＰＵ５０’か
らのデータは、またＣＰＵｌ１０の読み出しの経路を逆
の方向に流れる。特に、このようなデータは、バス５６
′、メモリ制御装置７５′クロスリンク９５′クロスリ
ンク９５を経由しくファイヤウオール１０１０に行く。
上で述べたように、ファイヤウオール１０００と１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。
５７ 書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同じ動作が行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０’と４０からのデー
タの代わりに使用される。
ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比較される。＋１０書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に使用している期間中に全てのデータ経路をチエツ
クするためである。各ゾーンに対するインターレール・
チエツクはメモリ制御装置７０．７５．７０′および７
５′で前に実行された。
第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送され５８ たデータを遅延させ、その結果、クロスリンク９０と９
５′からのデータは実質的に同じ時間にファイヤウオー
ル１０００と１０１０に到着する。
ＣＰＵ　　Ｉ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受は取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵ１１０の読み出しに対するデータと同じである
。
特に、共有のメモリ制御装置１０５０’からのデータは
、ファイアウオール１０００′、クロスリンク９０′　
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′　（遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー−チエツクの期間中にメ
モリ制御装置７０′からのデータと比較される。ＣＰＵ
９ Ｉ／、０の読み出しの場合のように、ＤＭＡ書き込み動
作中のデータは、共有のメモリ制御装置１０５０を介し
て交互に同じ動作に入ってもよい。
クロスリンク９０′からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。
第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。
６０ ２、　リセット システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テムＩＯに印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステムＩＯのリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０．４０′、５０および５０′による命令の
実行の流れに影響を及ぼさない。更に、システム１０の
リセットは、正常な動作を回復するためにリセットされ
る必要のある部分のみに影響を及ぼす。
システムＩＯのリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止６１ してはならないことである。この理由のため、システム
のいかなる１つのリセットも、ゾーン１１と１１’が直
接に協力しないなら、ゾーン１１と１１’の両方の構成
要素を制御することはできない。従って、完全デュプレ
ックス・モードで動作しているの場合、ゾーン１１内の
全てのリセットはゾーン１１’内のリセットとは独立し
ている。
しかし、システムＩＯがマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システムｌＯ内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６０
のいずれもリセットによっていかなるデータも失うこと
はない。
システム１２は３つのクラスのリセット、すなわち、　
「クロック・リセット」　「ハード・リセット」、およ
び「ソフト・リセット」があることが望ましい。クロッ
ク・リセットはゾーン内の全て６２ のクロック位相発生器を再編成する。ゾーン１１内のク
ロック・リッセトはまたＣＰＵ４０と５０、およびメモ
リ・モジュール６０をイニシアライズする。クロック・
リセットは、これらのモジュールのクロック位相発生器
を再編成する以外にモジュール相互接続部１３０と１３
２に影響を及ぼさない。システム１０がマスター／スレ
ーブモードにある場合でさえ、スレーブ・ゾーンでクロ
ック・リセットを行っても、これはマスターゾーンのモ
ジュール相互接続部からスレーブ・ゾーンのモジュール
相互接続部に対するデータの転送を妨げない。しかし、
ゾーン１１’でクロック・リセットを行うと、ゾーン１
１内の対応する構成要素がイニシアライズされる。
一般的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンは　６３ そのモジュールの状態を決める回路である。エラー情報
と構成データを有するレジスタはソフト・リセットによ
って影響を与えられない。更に、システムＩＯは、処理
を継続するために、再びイニシアライズされる必要のあ
る構成要素のみをリセットするために同時にハード・リ
セットとソフト・リセットの両方を選択的に行う。
ハード・リセットはシステムＩＯをクリアし、従来のシ
ステムと同様に、システムＩＯを既知の構成に戻す。ハ
ード・リセットは、ゾーンが同期されるべき場合または
Ｉ１０モジュールをイニシアライズまたは不能にするべ
き場合に、電源を印加した後、使用される。システム１
０の場合、４つのハード・リセット、すなわち、「パワ
ーアップ・リセット」、　ｒＣＰＵハード・リセットＪ
、「モジュール・リセット」、及び「デバイス・リセッ
ト」があることが望ましい。ハード・リセットは更にロ
ーカル・ハード・リセットとシステム・ハード・リセッ
トに分けることができる。ローカル・ハード・リセット
は、ＣＰＵがスレーブ・６４ モードにある場合に応答するロジックのみにに影響を及
ぼす。システム・ハード・リセットは、クロスリンク・
ケーブル２５とモジュール相互接続部１３０及び１３２
に接続されているロジックのみに限定される。
パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１’をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されないが、その理由は、各ゾーンがそれ自身の電
源を有し、従って異なった長さの「電源投入」イベント
を経験するからである。パワーアップ・リセットは全て
のハード・リセットとクロック・リセットをゾーン１１
または１１’に行うことによって実行される。
ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。
ＣＰＵハード・リセットは影響の与えられたシー６５ ン内にあるＣＰＵ、メモリ制御装置、およびメモリ・モ
ジュール、状態レジスタの全ての情報をクリアする。キ
ャッシュ・メモリとメモリ・モジュールは不能にされる
が、スクラッチ・パッドＲＡＭ４５および５５の内容と
メモリ・モジュール６０の内容は変化されない。更に、
パワーアップ・リセットと違って、ＣＰＵハード・リセ
ットはクロスリンクのゾーン識別またはクロック・マス
ターシップを変更しない。ＣＰＵハード・リセットは、
ＣＰＵモジュールとクロック・リセットに加えることの
できる全てのローカル・ハード・リセットの合計である
。
・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ハイド・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。
６６ デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって与えられる。
他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセットは、システム１０内
の状態エンジンと一時的レジスタをクリアするが、これ
らはクロスリンク内のモード・ビットのような構成情報
を変化させない。更に、ソフト・リセットは、またモジ
ュール内のエラー処理機構をクリアするが、これらはシ
ステム・エラー・レジスタ８９８およびシステム故障ア
ドレス・レジスタ８６５のようなエラー・レジスタを変
化させない。
ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続６７ されている装置もリセットされない。
ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。
第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０’、５０、
および５０′はクロックとハード・リセットの組み合わ
せのみによってリセットされる。更に、メモリ制御装置
７０．７５．７０′および７５′はハード・リセットに
取り付けたＣＰＵ命令にサービスを行うのに必要なそれ
らの状態エンジンとレジスタを有している。従って、ソ
フト・リセットはソフトウェアの実行にとって透明であ
る。
第３の特徴は、ソフトグリセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステムｌＯの８ モードと最初のリセットに対する要求によって決まると
いうことである。完全デュプレックス・モードの場合、
ＣＰＵモジュール３０で開始されるソフト・リセットに
対する要求によって、ソフト・リセットがＣＰＵモジュ
ールの全ての構成要素およびモジュール相互接続部１３
０と１３２に取り付けられた全てのファイヤウオール１
０００と１０１０に対して行われる。従って、モジュー
ル相互接続部１３０と１３２によってサービスを受ける
全てのモジュールはそれらの状態エンジンと一時的レジ
スタのリセットを有している。これによって、過渡的な
エラーによって発生される全ての問題のシステム・パイ
プラインがクリアされる。
システムＩＯは、デュプレックス・モードにあるので、
ゾーン１１’はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュ
ール３０と同時に、ソフト・リセットに対する要求を出
す。ゾーン１１’内のソフト・リセットは、ゾーン１１
内のソフト・リセットと同じ効果を有している。
　６９ しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ・モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０に対してソフト・リセットを出す。更に、ソ
フト・リセットに対する要求は、クロスリンク９０と９
０′、クロスリンク・ケーブル２５およびクロスリンク
９０′と９５′を介してＣＰＵモジュール３０′に出さ
れる。一部のモジュール相互接続部１３０と１３２はソ
フト・リセットを受は取る。
この同じ構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０’と９５′に
一部のみリセットする。
ソフト・リセットは、ｒｃＰＵソフト・リセット」と「
システム・ソフト・リセット」を有する。
ＣＰＵソフト・リセットは、要求を最初に出した　７０ ＣＰＵモジュールの状態エンジンに影響を及ぼすソフト
・リセットである。システム・ソフト・リセットは、モ
ジュール相互接続部とこれに直接取付けられた構成要素
に対するソフト・リセットである。ＣＰＵモジュールは
、常にＣＰＵソフト・リセットを要求することができる
。システム・ソフト・リセットは、ＣＰＵを要求するク
ロスリンクがデュプレックス・モード・マスター／スレ
ーブ・モード、またはオフ・モードにある場合にのみ、
要求することができる。スレーブ・モードにあるクロス
リンクは、他方のゾーンからシステム・ソフト・リセッ
トを与えられ、それ自身のモジュール相互接続部に対し
てシステム・ソフト・シセットを発生する。
ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。
ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず）
、ＤＭＡエンジン８００およびクロスリンク９０と９５
を有する。ＣＰＵソフト・すセットは、またＤＭＡまた
はＩｌｏのタイムアウトに続いて発生することもできる
。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デバイ
スが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に対
して応答しない場合に発生する。
第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１１０．１００′および１１
Ｏ′とメモリ・モジュール６０および６０′に対するリ
セット線を示す。ＣＰＵモジュール３０は、何時電源が
印加されたかを示すＤＣＯＫ信号を受は取る。リセット
をイニシアライズするのはこの信号である。ＣＰＵモジ
ュール３０′は、その電源から同じ信号を受取る。
１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュールに対して必要である理由は
、システム・ノ＼−ド・リセット線がシステムＩＯから
個々のＩ１０モジュールを取除くのに使用されるからで
ある。各７２ システム・ソフト・リセットに対してＩ１０モジュール
を３つに制限しているのは、単にローデングを考慮して
いるからにに過ぎない。更に、１つのクロック−リセッ
ト線が全てのＩ１０モジュールとメモリーモジュールに
送られる。１つのモジュールについて１つの線を使用す
る理由は、負荷を制御することによってスキューを制限
するためである。
第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１Ｏと２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生装置２２６０と２２６１を有する。
クロック発生装置は、システム・クロック信号を個々の
モジュールによって使用するために分割する。
メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路７３ ２２３Ｉとソフト・リセット要求レジスタ２２３６を有
する。
クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
Ｕモジュールと共に残っているこのクロスリンクの部分
であり、従って、シリアル・レジスタ、および幾つかの
パラレル・レジスタを有している。クロスリンクの「シ
ステム」部分は、モジュール相互接続部１３０と１３２
（または１３０′と１３２’）とクロスリンク・ケーブ
ル２５にアクセスするために必要であるクロスリンクの
その部分である。
ローカル・リセット発生装置３３４０と２２４１は、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれ　７４ メモリ制御装置７０と７５のリセット制御回路２２３０
と２２３１にハードおよびソフト・リセット信号を送る
ことによって、ＣＰＵモジュール３０に対してリセット
を発生する。ローカル・クロスリンク・リセット制御回
路２２４５と２２４６は、それらの状態エンジン、転送
するべきデータを記憶しているラッチおよびそれらのエ
ラー・レジスタをリセットすることによって、ソフト・
リセット信号に応答する。これらの回路は、ソフト・リ
セットに対して行うのと同じ動作を行い、またエラー・
レジスタと構成レジスタをリセットすることによって、
ハード・リセット信号に応答する。
リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。
更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる　７５ 方法でそれらのクロックをリセットするため、クロック
・リセット信号を使用する。ソフト・リセット要求レジ
スタ２２３５と２２３６は、それぞれローカル・リセッ
ト発生装置２２４０と２２４１にソフト要求信号を送る
。
クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ＣＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。
更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステ　７６ ム・ハード・リセット信号を各クロスリンクのシステム
・リセット制御回路２２５５と２２５６に送る。システ
ム・リセット制御回路２２５５と２２５６は、ローカル
・ソフトおよびローカル・ハード・リセット信号に対す
るローカル・リセット制御回路の応答と同じ方法でシス
テム・ソフト・リセット信号とシステム・ハード・リセ
ット信号に応答する。
メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。
ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。
システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってシー　７７ ンの間に送られる。従って、データとアドレスに対する
のと同じ遅延を等しくする原理が使用され、リセットは
ほぼ同時に２つのゾーンの全ての構成要素に到達する。
ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ信号によって発生されるパワーアップ
・リセットに対する要求によって発生される。
クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０．２
２５０．２２４１および２２５Ｉの全てに行き渡ること
を保証するため、適当な遅延要素を有している。
事実、リセットの同期は、システム１０では非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。
７８ 第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−膜内に、クロスリン
ク９０．９５．９０′および９５′は最初はクロスリン
ク・オフモードと再同期オフ・モードの両方の状態にあ
り、両方のゾーンはクロック・マスターシップを表明す
る。
ＣＰＵ／ＭＥＭ故障リセットは、メモリ制御装置７０．
７５．７０′および７５′かＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
ＩＯから取り除かれる。しかし、故障が　７９ 発生していないＣＰＵモジュールは、リセットを経験し
ない。その代わり、これはシリアル・クロスリンク・エ
ラー・レジスタ（図示せず）内のコードを介して、他方
のモジュールの故障を知らされる。ＣＰＵ／ＭＥＭ故障
リセットは、故障したＣＰＵモジュールを有するゾーン
に対するクロック信号とそのモジュールに対するローカ
ル・ソフト・リセットによって構成される。
再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。
ゾーンＩＩと１１′が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０′の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。
８０ 再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター・モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ・モードでな
ければならい。そこでリセットが両方のゾーンで同時に
行われ、これは、とりわけ４つのクロスリンク全てをデ
ュプレックス・モードにセットする。
再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。
システム１０の好適な実施例は、またクロック・リセッ
ト信号がコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・クロック
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、こ８１ のタイミングはこんどはこのようなりロックでモジュー
ルの動作に影響を及ぼすからである。もしモジュールが
正しく実行され、このクロックが正しい位相であれば、
その動作を変更することは不必要であるばかりでなく無
駄なことである。
第２３図は、ノンコンフォーミング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１０．２２１１，２２２
０．２２２１゜２２６０、および２２６１内に位置する
ことが望ましい。
好適な実施例の場合、異なったクロック発生装置２２１
Ｏ１２２１１，２２２０，２２２１゜２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置２３１Ｏを有している。
立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。この８２ パルスは、特定のモジュールに対する内部クロック信号
と同様に位相発生装置２３１Ｏに対する入力である。そ
のモジュールに対する内部クロック信号は、発振器シス
テム２００と２００′から分配されたシステム・クロッ
ク信号から取出されたクロック信号である。位相発生装
置２３１Ｏは、クロック信号に対する異なった位相を形
成する下方分割回路であることが望ましい。再循環シフ
ト・レジスタのような位相発生装置２３１Ｏに対する別
の設計をまた使用することもできる。
立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１Ｏは予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１Ｏが幾つかのステージを有する下方分割回
路であれば、クロック・リセットの立」二かり区間パル
スは、そのステージに対して設定された入力であり、こ
のステージは全ての他のステージに対して予め選択され
た位相とりセット入力を発生する。もし位相発生装置２
３１Ｏが既にこの位相を発生していれば、同８３ 期化クロック・リセット信号の存在は基本的に透明であ
る。
このようにして組織されたリセットは、システムＩＯの
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のリセットが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システムＩＯで行っているようにハード・リセット
の数を最小にすることが望ましい。
４、データ転送に対するプロトコール ＣＰＵモジュール３０と３０′およびＩ１０モジュール
１００．１００′、１１０．１１０’、１２０、および
１２０′との間のデータの転送に対するプロトコールを
説明する。データは、Ｉ１０読み出しまたは書き込みサ
イクルまたはＤＭＡを使用してディスク１０７５または
１０７５’のようなシステム資源に対してまたはこのシ
ステム資８４ 源から転送されることができる。−船釣に、Ｉ１０デバ
イスとの大部分のデータの転送はＤＭＡによって実行さ
れる。しかし、いずれの状況においても、データの転送
はメモリ制御装置７０．７０′７５および７５′とＩ１
０モジュール１００．１００′、１１０．１１Ｏ′、１
２０および１２０′との間で発生する。その結果、情報
はデュアル・レール・モジュール相互接続部１３０．１
３０′、１３２、および１３２′で転送され、これらの
相互接続部はこの議論の目的のためにシステム資源バス
と呼ばれ、クロスリンク経路上に存在する。
これらのデータ転送において、ゾーン１１をゾーン１１
’に接続するクロスリンク９０．９０′９５、および９
５′の存在によって、例えモジュールが他のゾーン内に
あっても、各ＣＰＵモジュール３０と３０′はコンピュ
ータｅシステムｌＯ内のいずれのＩ１０モジュールとも
通信を行うことができる。その結果、データ転送の期間
中に入手可能な相互接続部を利用するたために特別のカ
８５ イロとプロトコールが使用される。
例えば、もしゾーン１１がマスク・モードでありゾーン
１１’がスレーブ・モードであれば、マスターであるゾ
ーン１１のＣＰＵモジュール３０はそのゾーン１１と他
方のゾーン１１’内のＩ１０モジュールに対してデータ
を転送することができると共にこれらからデータの転送
を受けることができる。マスター／スレーブ・モードに
おいて、情報がいずれかのゾーンのＩ１０モジュールの
１つから転送された場合、マスター・ゾーン１１のメモ
リ制御装置７０と７５の両方が同じ情報を受取る。情報
がマスター・ゾーン１１のメモリ制御装置７０と７５か
らいずれかのゾーンのＩ１０モジュールの１つに送られ
た場合、同じ情報がそのＩ１０モジュールのファイヤウ
オール１０００および１０１０の両方で受取られる。
完全デュプレックス・モードの場合、両方のゾーンはロ
ックステップ同期状態で共に動作し、故障許容コンピュ
ータ・システムを実現する。両方のＣＰＵモジュール３
０と３０′は、情報がどち８６ らかのゾーンのいずれかのＩ１０モジュールから転送さ
れる場合、完全デュプレックス・モードで同じ情報を受
取る。更に、完全デュプレックス・モードにおいて、情
報がどちらかのゾーンＩ１０モジュールに送られる場合
、同じ情報がＣＰＵモジュール３０と３０′からファイ
ヤウオール１０００と１０１０のＩ１０モジュールで受
取られる。
データ転送の期間中、クロスリンク９０．９０′９５、
および９５′はデータ・ルータとして使用される。第１
１図および第１２図に示すクロスリンクの切替えロジッ
クは、１対のモジュール相互接続部１３０と１３２また
は１３０′と１３２′を特定のメモリ制御装置に接続す
る機能を実行する。この切替えロジックを使用して作ら
れる経路は、データ転送の方向によって決まる。即ちそ
の情報に対するソースまたは行先がＩｌｏであるかどう
か、いずれのモジュール相互接続バスがそのデータ転送
に使用されるか、およびクロスリンクの動作モードによ
って決まる。
第３図に示すように、一対の並列バス８８と■ ７ ８９によって、メモリ制御装置７０と７５がそれぞれク
ロスリンク９０と９５に接続される。クロスリンク／メ
モリ制御バス８８と８９は、読み出し、書込みまたはＤ
ＭＡデータと書込みまたは読み出しアドレスを１６本の
双方向データ線で搬送し、かつ制御コードを搬送する別
の双方向制御線を有し、これらはいずれも上向（メモリ
制御装置に対してＣ３ＵＰ）と下向き（メモリ制御装置
からＣ３ＤＮ）である。同様に、システム資源バス（す
なわち、モジュール相互接続部１３０と１３２）は、ま
た読み出しまたは書き込みアドレスと読み出し、書き込
み、またはＤＭＡデータを搬送する１６本の双方向デー
タ線を有すると共に制御コードを搬送する別の双方向制
御線を有する。
最初にＤＭＡを外して行なわれるデータの転送を説明す
る。
システム資源、例えば、デスク１０７５に接続されたＩ
１０モジュール１００とＣＰＵモジュール、例えば、Ｃ
ＰＵモジュール３０との間でＤＭＡデータの転送を行う
前に、制御コードとＤＭＡデ８８ −タがコンピュータ・システムの適当な構成要素に送ら
れるため、クロスリンク９０．９０′、９５、および９
５′の切替えロジックが正しく構成されなければならな
い。従って、ＤＭＡセットアツプ情報がＣＰＵモジュー
ル３０によってメモリ制御装置７０と７５から転送され
る。
ＤＭＡセットアツプ情報は、クロスリンク／メモリ制御
装置バス８８と８９の対を介してメモリ制御装置７０と
７５からクロスリンク９０と９５に転送される。このＤ
ＭＡセットアツプ情報は、制御コード、書込みアドレス
、および（または）書込みデータのいずれかにビットを
有し、これはセットアツプ書込みトランザクション（サ
イクル）をユニークな方法で指定するために、クロスリ
ンクを含むコンピュータ・システムの構成要素によって
使用される。本発明の好適な実施例の場合、セットアツ
プ書込みトランザクションは、ＣＰＵモジュール３０か
らクロスリンク９０と９５に下りているクロスリンク／
メモリ制御装置８８と８９の双方向制御線で転送された
制御コードによ　８９ って識別される。これらの線はＣ３ＤＮ　（制御および
状態ダウン）線と呼ぶ。
セットアツプ書込みトランザクションは、その後に行わ
れるＤＭＡの転送のためにセットアツプしなければなら
ない経路（メモリ制御装置とシステム資源との間）を予
め決めるために使用される。
書込みトランザクションの期間中、ＣＰＵモジュール３
０によってクロスリンク／メモリ制御装置バス８８と８
９の１６本の双方向データ線に与えられるデータは、書
込みアドレスとこれに続く書込みデータによって構成さ
れる。ここで実施されているように、セットアツプト書
込みトランザクションは、セットアツプ書込みトランザ
クションの期間中のＣ３ＤＮ線の制御コードが他の書込
みトランザクションに使用される制御コードと異なって
いる点を除いて他のタイプの書込みトランザクションと
同じフォーマットを有している。
メモリ制御装置からのＤＭＡセットアツプ情報は、制御
コード、書込みアドレスおよび（または）書込みデータ
のいずれかに含まれてもよい。本発９０ 明の好適な実施例の場合、書込みアドレスの１ビツトは
ＤＭＡの転送がいずれのゾーンに含まれるかを示す。書
込みアドレスのこのビットを監視することによって、ク
ロスリンク９０と９５はシステム資源バスのいずれの対
がＤＭＡ転送に含まれているかを決定する。書込みアド
レスはまたクロスリンクによって監視され、ＢＭＡ転送
がＩ１０モジュールを含むかとうかを決定するためにコ
ンピュータ・システム１０のＩ１０スペースのロケーシ
ョンと比較される。更に、セットアツプ書込みトランザ
クションの期間中に転送された書込みデータはＤＭＡの
転送の方向を示すための１ビツト以上を含んでいる。
従って、本発明の好適な実施例の場合、クロスリンク９
０と９５は、ＤＭＡセットアツプ情報が転送中であるか
どうかを判断しＤＭＡ転送の方向を判定し、含まれてい
るシステム資源バス（モジュール相互接続部）の対を識
別し、ＤＭＡ転送がシステム資源バスのいずれかに接続
されているシステム資源（Ｉ１０モジュール）を含んで
いるか■ ■ どうかを確認するために制御コード、書込みアドレスお
よび書込みデータを監視する。さらに、第１０図に示す
ように、クロスリンク９０は、制御中のクロスリンク・
モード・ビット９１６とステータス・レジスタ９１２を
有し、これらはクロスリンクの状態、すなわちクロスリ
ンクがオフであるか、マスクであるか、スレーブである
か、またはデュプレックス・モードで動作しているかを
識別する。この情報はＤＭＡの転送期間中に制御コード
とＤＭＡデータを流す場合に使用される。
本発明によれば、クロスリンクの各々は、セットアツプ
書込みトランザクションの期間中にＤＭＡセットアツプ
情報を復号する手段を有する。クロスリンク内の切替え
ロジックは、多数のデーコーダに制御されてデータを流
す機能を有する。セットアツプ書込みトランザクション
がメモリ制御装置によって開始される場合、これらのデ
コーダはやがって発生するＤＭＡの転送の方向を決定し
、ＤＭＡの転送にいずれのＩ対のシステム資源バスが含
まれるかを決定し、ＤＭＡの転送が１対のシ２ ステム資源バスに接続されたシステム資源を含むかどう
かを決定する。
第１１図および第１２図に示すデコーダ９７１．９９６
、および９９８はセットアツプトランザクションの期間
中に転送されたＤＭＡセットアツプ情報を復号し、メモ
リ制御装置と１対のシステム資源バスとの間に経路を形
成するために必要な内部制御信号を発生する。第１１図
は、クロスリンク／メモリ制御装置バス８８と８９およ
びモジュール相互接続部１３０と１３２の双方向制御線
、すなわちＣ３ＵＰとＣ３ＤＮとの間の制御コードの転
送に含まれている切替えロジックを示す。第１２図は、
クロスリンク／メモリ制御装置バス８８と８９の双方向
データ線とモジュール相互接続部１３０と１３２の双方
向データ線の間のデータの転送に含まれている切替えロ
ジックを示す。
ＣＰＵモジュールとシステム資源は、ＣＰＵモジュール
によってアクセスされるＤＭＡデータ・アドレスとシス
テム資源によってアクセスされるＤＭＡデータ・アドレ
スを示すポインター・レジ　９３ スタ手段を有することが望ましい。第８図に示すように
メモリ制御装置７０では、ＤＭＡエンジン８００内にＤ
ＭＡレジスタ８３０がある。ＤＭＡレジスタ８３０は、
ＤＭＡアドレス・レジスタ８３６を有し、これはＤＭＡ
　　ＥＮＧ　Ｉ　ＮＥ８００によって最期値にセットさ
れる。Ｉ１０モジュールの場合、ＤＭＡの動作の期間中
にアクセスされるローカルＲＡＭ１０６０のアドレスは
、共有のメモリ制御装置１０５０のＤＭＡアドレス・レ
ジスタによって与えられ、これは第１７図に示す。
好適な実施例の場合、書込みトランザクションは、ＣＰ
Ｕモジュール３０によって開始され、メモリ制御装置７
０は、この書込みトランザクションの期間中にＤＭＡ開
始アドレス情報を転送する。
ＤＭＡ開始アドレス情報は、やがて発生するＤＭＡの転
送の期間中にシステム資源によってアクセスされるＤＭ
Ａデータ・アドレスを特定し、この情報はクロスリンク
／メモリ制御装置バス８８を経由し、クロスリンク９０
を経由し、および（もしシステム資源がゾーン１１内に
あれば）モジュー　９４ ル相互接続部１３０を経由し、または（もしシステム資
源がゾーン１１’内にあれば）クロスリンク経路２５、
クロスリンク９０′およびモジュール相互接続部１３０
′を経由してメモリ制御装置７０からシステム資源に転
送される。ＤＭＡデータ・アドレスは、次にＩ１０モジ
ュール１００内の共有のメモリ制御装置１０５０のよう
な、システム資源内のポインター・レジスタに記憶され
る。
同様に、ＤＭＡエンジン８００は、やがって発生するＤ
ＭＡの転送の期間中にメモリ制御装置７０によってアク
セスされるメモリ６０内のＤＭＡデータ・アドレスを特
定する。このＤＭＡ開始アドレス情報はメモリ制御装置
内のポインター・レジスタ、すなわち、ＤＭＡアドレス
・レジスタ８３６に書込まれる。
ここで実施されているように、ＣＰＵモジュールとシス
テム資源は、やがって発生するＤＭＡの転送期間中にＣ
ＰＵモジュールとシステム資源によってアクセスされる
ＤＭＡデータのバイト数を示すカウント・レジスタ手段
を有する。第８図に■ ５ 示すようにＤＭＡエンジン８００のＤＭＡレジスタ８３
０は、ＤＭＡバイト・カウンタ・レジスタ８３２を有し
、これはセットアツプの期間中にＤＭＡエンジン８００
によって最期値にセットされる。Ｉ１０モジュールにお
いて第１８図に示すファイヤウオール１０００のＤＭＡ
制御装置１８９０は、どれぐらいの数のワードまたはバ
イトがＤＭＡを介して転送されるために残っているかを
トレースする。
書込みトランザクションは、ＣＰＵモジュール３０によ
って開始され、メモリ制御装置７０はこの書込みトラン
ザクションの期間中にＤＭＡカウント情報を転送するこ
とが望ましい。ＤＭＡカウント情報は、やがって発生す
るＤＭＡの転送の期間中にアクセスされるＤＭＡデータ
のバイト（ワード）の数のＤＭＡカウントを特定し、こ
の情報はクロスリンク／メモリ制御装置バス８８を介し
、クロスリンク９０を介し、および（もしシステム資源
がゾーン１１内にあれば）モジュール相互接続部１３０
を介し、または（もしシステム資源が　９６ ゾーン１１’内にあれば）クロスリンク経路２５、クロ
スリンク９０′、およびモジュール相互接続部１３０′
を介してメモリ制御装置７０からシステム資源に転送さ
れる。ＤＭＡカウントは、次にＩ１０モジュール１００
内のファイヤウオール１０００のＤＭＡ制御装置１８９
０のようなシステム資源内のカウント・レジスタに記憶
される。
同時にこのＤＭＡカウントはまたメモリ制御装置内のポ
インタ・レジスタ、すなわち、ＤＭＡバイト・カウンタ
・レジスタ８３２に書込まれる。
本発明の好適な実施例の場合、ＤＭＡカウンタはセット
アツプ書込みトランザクションの期間中に、メモリ制御
装置７０から転送される。セットアツプ書込みトランザ
クションの期間中に、システム資源に転送された書込み
データは、ＤＭＡカウント情報を含む。ここで実施され
ているように、セットアツプ書込みトランザクションの
期間中に、転送された書込みアドレスの１ビツトはＤＭ
Ａの転送に含まれるゾーン（および従ってモジュール相
互接続部の対）を識別し、もし書込みアドレス９７ がシステム１０のＩ１０スペース内のアドレスに対応す
れば、■対のモジュール相互接続部に接続されたシステ
ム資源がＤＭＡの転送に含まれる。
最後に、セットアツプ書込みトランザクションの期間中
に、転送された書込みデータは、ＤＭＡの転送の方向を
特定するビットを含むことが望ましい。第２４Ａ図ない
し第２４Ｅ図は、モジュール相互接続部１３０と１３２
（第２４Ａ、Ｂ、Ｃ。
およびＥ図）またはクロスリンク／メモリ制御装置バス
８８と８９　（第２４Ｄ図）でＤＭＡの転送の期間中に
行われる制御コードとＤＭＡデータの転送を示すタイミ
ング図である。
本発明によれば、ＤＭＡコードは、バス８８と８９の双
方向制御線Ｃ３ＤＮでメモリ制御装置７０と７５からク
ロスリンク９０と９５に転送される。第２４Ａないし第
２４Ｅ図に示すように、各々の実施されたＤＭＡの転送
の期間中に転送された第１制御コードはＣ３ＤＮ線上の
５ＴＡＲＴコードである。開始ＤＭＡコードはクロスリ
ンクとシステム資源に接続されたシステム資源バスの９
８ 対を介してシステム資源の１つに転送される。
クロスリンク９０．９０’、９５、および９５′の切替
えロジックは、ＤＭＡ開始コードの転送に応答して復号
されたＤＭＡセットアツプ情報に従って構成される。切
替えロジックは、ＤＭＡ開始コードが受取られるまでト
リガされない。
下記の例のクロスリンク９０の場合、ドライバ９４０．
９４６．９５１１９６９、および９９２は、デコーダ９
９８からの内部制御信号によって動作されると共に動作
されない。デコーダ９９８はまた内部制御信号を発生し
、これらの内部制御信号は、２つの入力のいずれがマル
チプレクサＣ８ＭＵＸＤ９４５、ＭＵＸＣ９７６および
ＭＵＸＤ９８２を介して流れるかを選択する。ドライバ
９３７と９８４はデコーダ９７１と９９６によって動作
されると共に動作を停止され、その結果、メモリ制御装
置７０からの制御コードとＤＭＡデータは、ゾーン１１
’内のクロスリンク９０′に転送されることができる。
１つの例の場合、切替えロジックは、ＤＭＡデ９９ −タをシステム資源バス１３０と１３２の対からクロス
リンク９０と９５の対の切替えロジックを介して、メモ
リ制御装置７０と７５の対に転送し、クロスリンク９０
と９５の対の切替えロジックとクロスリンク９０′と９
５′の対の切替えロジックを介してメモリ制御装置７０
′と７５′の対に転送するように構成される。デコーダ
９７１．９９６、および９９８によって復号されたＤＭ
Ａのセットアツプ情報がＤＭＡの転送は上方向であるこ
とを示す場合、この経路はセットアツプされ、ゾーン１
１（およびしたがってモジュール相互接続部１３０と１
３２の）を含み、１対のモジュール相互接続部に接続さ
れたシステム資源（例えば、Ｉ１０モジュール１００）
を含む。
この例の場合、もしクロスリンクモード・ビット９１６
がクロスリンク９０はマスターであるかまたはデュプレ
ックス・モードで動作しているならドライバ９６９が動
作を停止され、ドライバ９９９に９９２が動作されるが
、この理由は、ＤＭＡセットアツプ情報はＤＭＡの転送
が上方向００ に行われていることを示すからである。ＭＵＸＣはモジ
ュール相互接続部１３０からの入力を選択するが、その
理由は、ＤＭＡセットアツプ情報は転送がＤＭＡの上方
向に行われていることを示すからである。ＭＵＸＤ９８
２は、モジュール相互接続部１３０からの入力を選択す
るが、その理由は、ＤＭＡセットアツプ情報は転送がゾ
ーン１１を含むことを示すからである。その結果、ＤＭ
Ａデータはモジュール相互接続部１３０からメモリ制御
装置７０に転送される。
もしクロスリンク・モード・ビット９１６がクロスリン
ク９０はマスクであるかまたはデュプレックス・モード
で動作していることを示せば、ドライバ９１５はこの例
の期間中動作される。
Ｃ８ＭＵＸＤ９４５は、モジュール相互接続部１３０か
ら人力を選択するが、その理由は、ＤＭＡセットアツプ
情報が転送はゾーン１１を含むことを示すからである。
その結果、制御コードはモジュール相互接続部１３０か
らメモリ制御装置７０に転送される。
０１ この例の場合、もしクロスリンク９０がマスクであるか
またはデュプレックス・モードで動作していれば、ドラ
イバ９４６と９８４は動作されるが、その理由は、ＤＭ
Ａセットアツプ情報が転送はゾーンｌｌ内のＩ１０モジ
ュールを含むことを示すからである。その結果、モジュ
ール相互接続部１３０からの制御コードとＤＭＡデータ
はクロスリンク９０からクロスリンク９０′を介してメ
モリ制御装置７０′に転送される。
この第１の例では、ドライバ９４０は動作され、ドライ
バ９３７は動作されないがその理由は、ＤＭＡセットア
ツプ情報が転送はゾーン１１のＩ１０モジュールを含む
ことを示すからである。
制御コードはメモリ制御装置７０またはメモリ制御装置
７０′のいずれかからクロスリンク９０′とクロスリン
ク経路２５を介してモジュール相互接続部１３０に転送
される。クロスリンク・モード・ビット９１６がクロス
リンク９０はマスターであることを示す場合、Ｃ８ＭＵ
ＸＡ９３５はメモリ制御装置７０から入力を選択する。
クロスリ　０２ ンク・モード・ビット９１６がクロスリンク９゜はスレ
ーブであることを示す場合、Ｃ８ＭＵＸＡ９３５はクロ
スリンク経路２５がら入力を選択する。クロスリンクが
デュプレックス・モードで動作している場合、Ｃ８ＭＵ
ＸＡ９３５がメモリ制御装置７０から人力を選択し、一
方Ｃ８ＭＵＸＡ９３５ｍはクロスリンク経路２５から入
力を選択するか、またはＣ８ＭＵＸＡ９３５がクロスリ
ンク経路２５から人力を選択し、一方Ｃ８ＭＵＸＡ９３
５ｍがメモリ制御装置７５から入力を選択するかのいず
れかである。その結果、デュプレックス・モードの場合
、モジュール相互接続部１３０と１３２に転送されＩ１
０モジュール１００のファイヤウオール１００ｏと１０
１０で受取られた制御コードは、２つの異なったゾーン
のからのものである。
第２の例の場合、切替えロジックは、ＤＭＡデータをシ
ステム資源バス１３０’と１３２′の対からクロスリン
ク９０′と９５′の対の切替えロジックを介してメモリ
制御装置７０’と７５′の　０３ 対に転送し、クロスリンク９０′と９５′の対の切替え
ロジックを介してクロスリンク９０と９５の対の切替え
ロジックとメモリ制御装置７０と７５の対に転送するよ
うに構成される。デコーダ９７１．９９６、および９９
８によって復号されたＤＭＡセットアツプ情報がＤＭＡ
の転送は上方向であることを示す場合、この経路はセッ
トアツプされゾーン１１′　（およびしたがってモジュ
ール相互接続部１３０′と１３２′の対）を含み、１対
のモジュール相互接続部に接続されたシステム資源（例
えばＩ１０モジュール１００’　）を含む。
この第２の例の場合、もしクロスリンク・モード・ビッ
ト９１６かクロスリンク９０はマスターであるかまたは
デュプレックス・モードで動作していることを示すなら
、ドライバー９６９は動作されず、ドライバ９９２は動
作されるが、その理由は、ＤＭＡセットアツプ情報はＤ
ＭＡの転送が上方向に行われることを示すからである。
ＭＵＸＤ９８２はクロスリンク経路２５から人力を選択
するが、その理由は、ＤＭＡセットアツプ情報が転　０
４ 送はゾーン１１’を含むことを示すからである。
その結果、ＤＭＡデータはモジュール相互接続部１３０
′からのクロスリンク９０′とクロスリンク経路２５を
介してメモリ制御装置７０に転送される。
もしクロスリンク・モード・ビット９１６がクロスリン
ク９０マスターであるかまたはデュプレックス・モード
で動作していることを示せば、ドライバ９５１はこの例
の期間中動作される。
Ｃ８ＭＵＸＤ９４５はクロスリンク経路２５から人力を
選択するが、その理由は、ＤＭＡセットアツプ情報が転
送はゾーン１１’を含むことを示すからである。その結
果、制御コードはモジュール相互接続部１３０′からク
ロスリンク９０′とクロスリンク経路２５を介してメモ
リ制御装置７０に転送される。
この例の場合、ドライバ９４６は動作されないが、その
理由は、ＤＭＡセットアツプ情報が転送はゾーン１１’
を含むことを示すからである。ドライバ９８４は動作さ
れないが、その理由は、　Ｏ５ ＤＭＡセットアツプ情報が転送は上方向に行われ、ゾー
ン１１’を含むことを示すからである。しかし、モジュ
ール相互接続部１３０′からの制御コードとＤＭＡデー
タは、クロスリンク９０′からクロスリンク９０の受信
機９４７と９８６を介してメモリ制御装置７０に転送さ
れる。
この第２の例では、ドライバ９４０は動作を停止され、
ドライバ９３７は動作されるが、その理由は、ＤＭＡセ
ットアツプ情報が転送はゾーン１１’を含ことを示すか
らである。クロスリンク９０′の切替えロジックはメモ
リ制御装置７０′またはメモリ制御装置７０のいずれか
からクロスリンク９０とクロスリンク経路２５を介して
制御コードをモジュール相互接続部１３０′に転送する
ように構成される。クロスリンク・モード・ビット９１
６がクロスリンク９０がマスターであることを示す場合
、制御コードはメモリ制御装置７０からモジュール相互
接続部１３０′に転送される。クロスリンク・モード・
ビット９１６がクロスリンク９０はスレーブであること
を示す場合、　０６ 制御コードはメモリ制御装置７０′からモジュール相互
接続部Ｉ３０′に転送される。クロスリンクがデュプレ
ックス・モードで動作している場合、クロスリンク９０
′内の切替えロジックはメモリ制御装置７０から人力を
選択し、一方クロスリンク９５′の切替えロジックは人
力をメモリ制御装置７５′から選択するか、またはクロ
スリンク９０′の切替えロジックはメモリ制御装置７０
′から人力を選択し、一方クロスリンク９５′の切替え
ロジックは入力をメモリ制御装置７５から選択するかの
いずれかである。その結果、デュプレックス・モードの
場合、モジュール相互接続部１３０′と１３２′に転送
され、Ｉ１０モジュール１００′のファイヤウオール１
０００と１０１０で受取られた制御コードは２つの異な
ったゾーンからのものである。
第３の例の場合、切替えロジックは、クロスリンク９０
または９５の切替えロジックを介してメモリ制御装置７
０または７５のいずれかから、およびクロスリンク９０
′と９０またはクロスリン０７ り９５′と９５の切替えロジックを介してメモリ制御装
置７０′または７５′のいずれかから、ＤＭＡデータを
システム資源バス１３０と１３２の対に転送するように
構成される。デコーダ９７１．９９６、および９９８に
よって復号されたＤＭＡセットアツプ情報がＤＭＡの転
送は下方向であることを示す場合、この経路はセットア
ツプされ、ゾーン１１（および従ってモジュール相互接
続部１３０と１３２の対）を含み、１対のモジュール相
互接続部の接続されたシステム資源（例えば、Ｉ１０モ
ジュール１００）を含む。
この第３の例の場合、ドライバ９６９は動作されドライ
バ９８４と９９２は動作されないが、その理由は、ＤＭ
Ａセットアツプ情報は、ＤＭＡ転送が下方向であり、ゾ
ーン１１のＩ１０モジュールを含むことを示すからであ
る。ＤＭＡデータは、メモリ制御装置７０またはメモリ
制御装置７０′のいずれかからクロスリンク９０′とク
ロスリンク経路２５を介してモジュール相互接続部１３
０に転送される。クロスリンク・モード・ビット０８ ９１６がクロスリンク９０はマスターであることを示す
場合、ＭＵＸＡ９６６はメモリ制御装置７０から入力を
選択する。クロスリンク・モード・ビット９１６がクロ
スリンク９０はスレーブであることを示す場合、ＭＵＸ
Ａ９６６はクロスリンク経路２５から入力を選択する。
クロスリンクがデュプレックス・モードで動作している
場合、ＭＵＸＡ９６６はメモリ制御装置７０から入力を
選択し、一方クロスリンク９５のＭＵＸＡ　（図示せず
）はクロスリンク経路２５から人力を選択するか、また
はＭＵＸＡ９６６はクロスリンク経路２５から入力を選
択し、一方クロスリンク９５のＭＵＸＡはメモリ制御装
置７５から入力を選択するかのいずれかである。その結
果、デュプレックス・モードの場合、モジュール相互接
続１３０と１３２に転送され、Ｉ１０モジュール１００
のファイヤウオール１０００と１０１０で受取られるＤ
ＭＡデータは、２つの異なったゾーンからのものである
。
もしクロスリンク・モード・ビット９１６がり　０９ ０スリンク９０はマスターであるかまたはデュプレック
ス・モードで動作していることを示せば、ドライバ９５
１はこの例の期間中動作される。
Ｃ８ＭＵＸＤ９４５はモジュール相互接続部１３０から
入力を選択するが、その理由は、ＤＭＡセットアツプ情
報が転送はゾーン１１を含むことを示すからである。そ
の結果、制御コードはモジュール相互接続部１３０から
メモリ制御装置７０に転送される。
この例の場合、もしクロスリンク９０がスレーブまたは
デュプレックス・モードで動作していればドライバ９４
６は動作されるが、その理由は、ＤＭＡセットアツプ情
報は転送ゾーン１１のＩ１０モジュールを含むことを示
すからである。その結果、モジュール相互接続部１３０
からの制御コードはクロスリンク９０からクロスリンク
９０′を経由してメモリ制御装置７０′に転送される。
この第３の例の場合、ドライバ９４０は動作されドライ
バ９３７は動作されないが、その理由は、ＤＭＡセット
アツプ情報が転送はゾーン１１の１０ Ｉ１０モジュールを含むことを示すからである。
制御コードは、クロスリンク９０′とクロスリンク経路
２５を介してメモリ制御装置７０またはメモリ制御装置
７０′のいずれかからモジュール相互接続部１３０に転
送される。クロスリンク・モード・ビット９１６がクロ
スリンク９０はマスターであることを示す場合、Ｃ８Ｍ
ＵＸＡ９３５はメモリ制御装置７０から入力を選択する
。クロスリンク・モード・ビット９１６がクロスリンク
はスレーブであることを示す場合、Ｃ８ＭＵＸＡ９３５
はクロスリンク経路２５から入力を選択する。クロスリ
ンクがデュプレックス・モードで動作している場合、Ｃ
３ＭＵＸＡ９３５はメモリ制御装置７０から人力を選択
し、一方Ｃ８ＭＵＸＡ９３５ｍはクロスリンク経路２５
から入力を選択するか、またはＣ８ＭＵＸＡ９３５はク
ロスリンク経路２５から人力を選択し、一方Ｃ３ＭＵＸ
Ａ９３５ｍはメモリ制御装置７５から入力を選択するか
のいずれかである。その結果、デュプレックス・モード
の場合、モジュール相互接続部１３０■ と１３２に転送され、Ｉ１０モジュール１００のファイ
ヤウオール１０００と１０１０で受取られた制御コード
は、２つの異なったゾーンからのものである。
第４例の場合、切替えロジックはクロスリンク９０およ
び９０′の切替えロジックを介してメモリ制御装置７０
または７５のいずれかから、クロスリンク９０′または
９５′の切替えロジックを介してメモリ制御装置７０′
または７５′のいずれかから、ＤＭＡデータをシステム
資源バス１３０′および１３２の対に転送するように構
成されている。デコーダ９７１，９９６、および９９８
によって復号されたＤＭＡセットアツプ情報がＤＭＡの
転送は下方向であることを示す場合、この経路はセット
アツプされ、ゾーンｌビ　（およびしたがってモジュー
ル相互接続部１３０′および１３２′の対）を含み、１
対のモジュール相互接続部に接続されたシステム資源（
例えば、Ｉ１０モジュール＋００’）を含む。
この第４例の場合、ドライバ９８４は動作されドライバ
９６９と９９２は動作を停止されＭＵＸＣ９７６はメモ
リ制御装置７０から入力を選択するが、その理由は、Ｄ
ＭＡセットアツプ情報がＤＭＡの転送は下方向であり、
ゾーン１１′を含むことを示すからである。ＤＭＡデー
タは、クロスリンク９０′を介してメモリ制御装置７０
′からまたはクロスリンク９０とクロスリンク経路２５
を介してメモリ制御装置７０からのいずれかからモジュ
ール相互接続部１３０′に転送される。クロスリンク・
モード・ビット９１６がクロスリンク９０はマスターで
あることを示す場合、クロスリンク９０′の切替えロジ
ックはメモリ制御装置７０′から入力を選択する。クロ
スリンク・モード・ビット９１６がクロスリンク９０は
スレーブであることを示す場合、クロスリンク９０′の
切替えロジックはクロスリンク経路２５から人力を選択
する。クロスリンクがデュプレックス・モードで動作し
ている場合、クロスリンク９０’の切替えロジックはメ
モリ制御装置７０′から人力を選択し、一方クロスリン
ク９５′の切替えロジックはクロ　１３ スリンク経路２５から入力を選択するか、またはクロス
リンク９０′の切替えロジックはクロスリンク経路２５
から入力を選択し、一方クロスリンク９５′の切替えロ
ジックはメモリ制御装置７５′から人力を選択するかの
いずれかである。その結果、デュプレックス・モードの
場合、モジュール相互接続部１３０′と１３２′に転送
され、Ｉ１０モジュール１００′のファイヤウオール１
０００と１０ＩＯで受取られたＤＭＡデータは、２つの
異なったゾーンからのものである。
もしクロスリンク・モード・ビット９１６がクロスリン
ク９０はマスターであるかデュプレックス・モードで動
作していることを示すなら、ドライバ９５１はこの例の
期間中動作される。Ｃ３ＭＵＸＤ９４５はクロスリンク
経路２５から人力を選択するが、その理由は、ＤＭＡセ
ットアツプ情報が転送はゾーン１１′を含むことを示す
からである。
その結果、制御コードは、モジュール相互接続部１３０
′からメモリ制御装置７０に転送される。
この例の場合、ドライバ９４６は動作されない１４ が、その理由は、ＤＭＡセットアツプ情報が転送はゾー
ン１１’を含むことを示すからである。しかし、モジュ
ール相互接続部１３０′からの制御コードは、クロスリ
ンク９０′からクロスリンク９０の受信機９４７を介し
てメモリ制御装置７０に転送される。
この第４例の場合、ドライバ９３７は動作されドライバ
９４０は動作されないが、その理由は、ＤＭＡセット情
報が転送はゾーン１１’を含むことを示すからである。
制御コードは、クロスリンク９０′を介してメモリ制御
装置７０′からか、またはクロスリンク９０とクロスリ
ンク経路２５を介してメモリ制御装置７５からの、いず
れかからモジュール相互接続部１３０′に転送される。
クロスリンク・モード・ビット９１６がクロスリンク９
０はスレーブであることを示す場合、クロスリンク９０
’の切替えロジックはメモリ制御装置７０′から人力を
選択する。クロスリンク・モード・ビット９１６がクロ
スリンク９０はマスターであることを示す場合、クロス
リンク９０′の切替えロジックはクロスリンク経路２５
から入力を選択する。クロスリンクがデュプレックス・
モードで動作している場合、クロスリンク９０′の切替
えロジックはメモリ制御装置７０′から入力を選択し、
一方クロスリンク９５′の切替えロジックかクロスリン
ク経路２５から人力を選択するか、またはクロスリンク
９０′の切替えロジックがクロスリンク経路２５から入
力を選択し、一方クロスリンク９５′の切替えロジック
がメモリ制御装置７５′から入力を選択するかのいずれ
かである。その結果、デュプレックス・モードの場合、
モジュール相互接続部１３０′と１３２′に転送され、
Ｉ１０モジュール１００′のファイヤーオール１０１Ｏ
で受取られた制御コードは２つの異なったゾーンからの
ものである。
本発明によれば、開始ＢＭＡのシステム資源（例えば、
Ｉ１０モジュール１００）の１つに対する転送に応答し
て、確認コードがメモリ制御装置に転送される。第２４
Ａ図ないし第２４Ｅ図に示すように、各々のＤＭＡ転送
の行われている期間中、Ｃ３ＵＰ線で転送されるコード
はＡＣＫコードである。システム資源は、開始ＤＭＡコ
ードに応答して確認コードをメモリ制御装置に転送し、
システム資源がこのシステム資源に接続されたシステム
資源バスの対を制御していることを示すことが望ましい
。
この例の場合、ＡＣＫコードはＩ１０モジュール１００
のファイヤウオール１０００と１０１０によってモジュ
ール相互接続部１３０と１３２の対を介してクロスリン
ク９０と９５に転送され、ファイヤウオール１０００と
１０１０がＩＩ　３２Ｔバス１０２０を制御しているこ
とを示す。メモリ制御装置７０と７５は、バス８８と８
９の双方向制御線Ｃ３ＵＰでクロスリンク９０と９５か
らＡＣＫコードを受取る。これらのＡＣＫコードはまた
クロスリンク９０と９５からクロスリンク９０′および
９５′とバス８８′と８９′を介してメモリ制御装置７
０′と７５′に転送される。
本発明の場合、確認コードがシステム資源から転送され
た後、ＤＭＡの転送が上方向である場合、２１？ システム資源はシステム資源に接続されたシステム資源
バスの対およびクロスリンクの切替えロジックを介して
メモリ制御装置にＤＭＡデータを転送する。第２４Ｃ図
ないし第２４Ｅ図に示すように、システム資源（例えば
、Ｉ１０モジュール１００）からメモリ制御装置へのＤ
ＭＡの転送の期間中、ＤＭＡコードはモジュール相互接
続部１３０と１３２のＣ３ＵＰ線でクロスリンク９０と
９５に転送されることが望ましい。ＤＭＡコードは、つ
ぎにクロスリンク９０と９５′からクロスリンク／メモ
リ制御装置バス８８と８９のｃｓｕｐ線と（クロスリン
ク９０′および９５′を介して）クロスリンク／メモリ
制御装置バス８８′と８９′のＣ３ＵＰ線に転送される
。ＤＭＡコードをＣ３ＵＰ線で転送することによって、
データはモジュール相互接続部１３０と１３２の双方向
データ線とクロスリンク／メモリ制御装置バス８８．８
９．８８′、および８９′でメモリ制御装置に送られて
いることが示される。
ＤＭＡデータは、システム資源のポインター・１８ レジスタ、例えば、Ｉ１０モジュール１００の共有のメ
モリ制御装置１０５０によって示されるＤＭＡデータ・
アドレスからシステム資源によってアクセスされる。第
２４Ａ図ないし第２４Ｂ図に示すように、メモリ制御装
置７０．７０′、および７５′は、バス８８．８９．８
８′および８９′のの双方向データ線をこのＤＭＡデー
タで駆動し、クロスリンク９０と９５は、モジュール相
互接続部１３０と１３２の双方向データ線を駆動し、こ
のＤＭＡデータをＩ１０モジュール１００のファイヤウ
オール１０００と１０１０に転送する。
本発明の好適な実施例の場合、システム資源（例えば、
Ｉ１０モジュール１００）から確認コードを転送した後
、ストール・コードをメモリ制御装置に転送してもよい
。第２４Ａ図ないし第２４Ｅ図に示すように、ＤＭＡの
転送の期間中、５ＴＡＬＬコードはＣ３ＵＰ線で転送さ
れてもよい。ＤＭＡ転送が下方向の場合、システム資源
はストール・コードをメモリ制御装置に転送し、システ
ム資源はメモリ制御装置からＤＭＡデータを受は取る準
備ができないことを示すことが望ましい。同様に、ＤＭ
Ａの転送が上方向の場合、システム資源はストール・コ
ードをメモリ制御装置に転送し、システム資源はＤＭＡ
データをメモリ制御装置送る準備ができないことを示す
。
この例において、５ＴＡＬＬコードはＩ１０モジュール
１００のファイヤオール１０００と１０ＩＯによってモ
ジュール相互接続部＋３０と１３２の対を介してクロス
リンク９０と９５に転送される。
メモリ制御装置７０と７５は、バス８８と８９の双方向
制御線Ｃ３ＵＰでクロスリンク９０と９５から５ＴＡＬ
Ｌコードを受取る。５ＴＡＬＬコードは、またクロスリ
ンク９０′と９５′およびバス８８′と８９′を介して
クロスリンク９０と９５からメモリ制御装置７０′と７
５′に転送される。
第２４Ａ図と第２４Ｂ図は、モジュール相互接続部によ
る制御コードとＤＭＡデータの転送を示す。同じ制御コ
ードとＤＭＡデータは、またクロ　２０ スリアク／メモリ制御装置バスによって転送されるが、
システム資源によるＣ３ＵＰ線での制御コードの転送か
らメモリ制御装置によるＣ３ＤＮ線とデータ線での応答
の転送迄の間隔はクロスリンク／メモリ制御装置バスに
よるものの間隔よりも短い。
第２４Ａ図および第２４Ｂ図に示すように、ＤＭＡデー
タがＡＣＫコードの転送に応答して、モジュール相互接
続部１３０と１３２で転送される前に遅延が存在し、ま
たメモリ制御装置がシステム資源による５ＴＡＬＬコー
ドの転送に応答してモジュール相互接続線１３０と１３
２によるＤＭＡデータの転送を停止する前にも遅延が存
在する。これらの応答時間は、システム資源バスで制御
コードとＤＭＡデータを転送するためにより長くなって
いるが、その理由は、クロスリンク経路２５とクロスリ
ンク９０．９５．９０′、および９５′の切替えロジッ
クを介して制御コードとＤＭＡデータを流すために、別
の遅延時間が導入されるからである。その結果、もしシ
ステム資源　２１ がメモリ制御装置からＤＭＡデータを受取る準備ができ
ていないことを示す５ＴＡＬＬコードを転送すれば、こ
のシステム資源は、メモリ制御装置がこの５ＴＡＬＬコ
ードを受取る前にこのシステム資源に転送される別のＤ
ＭＡデータを受取るのに十分な記憶容量を有していなけ
ればならない。
本発明によれば、メモリ制御装置とシステム資源（例え
ば、Ｉ１０モジュールｌ００）との間でＤＭＡデータを
転送した後、ダン（ｄｏｎｅ）コードがメモリ制御装置
に転送される。システム資源は、ダン・コードをメモリ
制御装置に転送し、ＤＭＡデータがうまく転送されたこ
とを示すことが望ましい。第２４Ａ図と第２４Ｃ図に示
す通り、ＤＭＡデータがうまく転送された後、ＤＯＮＥ
コードはＣ３ＵＰ線で転送される。
ここで実施しているように、セットアツプ書込みトラン
ザクションの期間中にＩ１０モジュール１００のファイ
ヤウオールに転送されるＤＭＡカウントは、ＤＭＡの転
送の全期間中にアクセスされるＤＭＡデータのバイト数
を示す。ＤＭＡカウ　２２ ントによって特定されたバイト数を転送するため、多数
のＤＭＡデータのサブ転送が実行されることが望ましい
。５ＴＡＲＴコードは、各サブ転送を開始するために転
送され、ＤＯＮＥコードはこのサブ転送の終了を示すた
めに転送される。
この例の場合、ＤＯＮＥコードはモジュール相互接続部
１３０と１３５の対を介してＩ１０モジュール１００の
ファイヤウオール１０００と１０１０によってクロスリ
ンク９０と９５に転送され、これらのファイヤウオール
１０００と１０ＩＯがＤＭＡデータの前のサブ転送の期
間中に比較のミスのエラーを検出しなかったことを示す
。最後のサブ転送の後、すなわち、ＤＭＡカウントによ
って特定されたバイトの数が転送されてしまった後、Ｄ
ＯＮＥコードを転送することによって、ファイヤーオー
ル１０００と１０１０がＤＭＡデータの転送全体の期間
中にＥ　Ｄ　Ｃ／ＣＲＣエラーを検出しなかったことを
示す。メモリ制御装置７０と７５はバス８８と８９のＣ
３ＵＰ線でクロスリンク９０と９５からＤＯＮＥコード
を受は取る。こ　２３ れらのＤＯＮＥコードは、またクロスリンク９０と９５
からクロスリンク９０′と９５′およびバス８８′と８
９′を介してメモリ制御装置７０′と７５′に転送され
る。
本発明の好適な実施例の場合、システム資源（例えば、
Ｉ１０モジュール１００）の１つから確認コードを転送
した後、エラー・コードをメモリ制御装置に転送しても
よい。システム資源は、エラー・コードをメモリ制御装
置に転送してＤＭＡデータの転送がうまくいかなかった
ことを示すことが望ましい。第２４Ｂ図、第２４Ｄ図お
よび第２４Ｅ図に示すように、試みたＤＭＡデータの転
送がうまく行かなかった場合、ＥＲＲＯＲコードまたは
ＣＲＣＥＲＲＯＲコードがＣ３ＵＰ線で転送される。
第２４Ｂ図に示す例の場合、ＤＭＡの転送が下方向であ
る場合、Ｉ１０モジュール１００のファイヤウオール１
０００と１０ＩＯは、ファイヤウオール比較回路１８４
０　（第１８図）を使用して、モジュール相互接続部１
３０と１３２でＩ１０モ　２４ ジュール１００に転送された２組のＤＭＡデータと制御
コードの間に比較のミスのエラーがあるかどうかを検出
する。もし制御コードとＤＭＡデータのサブ転送の期間
中にファイヤウオール１０００と１０１０が比較のミス
のエラーを検出すれば、ＥＲＲＯＲコードがモジュール
相互接続部１３０と１３２の対を介してＩ１０モジュー
ル１００のファイヤウオール１０００と１０１０によっ
てクロスリンク１３０と１３２に転送される。メモリ制
御装置７０と７５は、バス８８と８９のｃｓｕｐ線でク
ロスリンク９０と９５からＥＲＲＯＲコードを受取る。
これらのＥＲＲＯＲコードは、またクロスリンク９０′
と９５′およびバス８８′と８９′を介してメモリ制御
装置７０′と７５′に転送される。
第２４Ｄ図に示した例では、ＤＭＡ移送が上向きの方向
であるとき、クロスリンク９０．９５がロジックゲート
９６０．９６０ｍを使って、Ｉ１０モジュール１００か
らモジュールインクコネクト１３０．１３２上に送出さ
れた２セツトのコント　２５ ０−ルコードの間にミスコンベアエラーがないかどうか
を確かめる。ロジックゲート９６０．９６０ｍがコント
ロールコードの先行するサブ移送の間にミスコンベアを
発見したときは、クロスリンク９０．９５が、メモリコ
ントローラ７０．７５に向けてバス８８．８９のＣ３Ｕ
Ｐライン上にエラーコードを送出する。クロスリンク９
０′、９５′も、Ｉ１０モジュール１００からクロスリ
ンクバスウェーを経てクロスリンク９０’、９５’に送
出された２セツトのコントロールコードの間にミスコン
ベアエラーがないかどうかを確かめるロジックゲートを
有し、メモリコントローラ７０′７５′にエラーコード
を送出する。
最後に、第２４Ｅ図に示した例では、ＤＭＡ移送が上向
きの方向であるとき、Ｉ１０モジュール１００のファイ
ヤウオールｌ０００．１０１０の中のＤＭＡコントロー
ル１８９０が、ＥＤＣ／ＣＲＣゼネレータ１８５０で発
生されたＥＤＣ／ＣＲＣを読んで、Ｉ１０モジュール１
００からメモリコントローラに送出されたＤＭＡデータ
に　２６ ＥＤＣ／ＣＲＣエラーがないか確かめる。これは、最後
のサブ移送の後、すなわちＤＭＡのカウントで規定され
た数のバイトが送出された後で、初めて行われる。ファ
イヤウオール１０００．１０１０がＤＭＡデータの先行
する移送についてＣＲＣエラーを発見したときは、Ｉ１
０モジュール１００のファイヤウオール１０００．１０
１０は、モジュールインクコネクト１３０．１３２の組
を経てクロスリンク９０．９５にＣＲＣエラーコードを
送出する。メモリコントローラ７０．７５は、バス８８
．８９のＣ３ＵＰライン上にあるクロスリンク９０．９
５からのＣＲＣエラーコートを受ける。
ＣＲＣエラーコードは、クロスリンク９０．９５からク
ロスリンク９０′、９５′及びバス８８′、８９′を経
て、メモリコントローラ７０′、７５′に向けても送出
される。
次に、リード・ライト・サイクル（トランザクション）
を通じてのデータ移送について述べる。
第２５Ａ−Ｄ図を参照願いたいが、これらの図は、クロ
スリンク／メモリコントローラバス８８、２７ ８９上へのライト情報（第２５Ａ、Ｂ図）とリード情報
（第２５Ｃ，Ｄ図）の移送を図解したタイミングである
。
本発明により、プロセッサかライト又はリード情報をデ
ータルータに送出する。例えば、ＣＰＵモジュール３０
が、クロスリンク／メモリコントローラバス８８．８９
のクロスリンク９０．９５にライト情報を送出する。
ライト又はリード情報は、それぞれ、ライト又はリード
トランザクションを指定するものである。
望ましい実施例においては、ライト及びリードトランザ
クションは、クロスリンク／メモリコントローラバス８
８．８９のＣ３ＤＮライン上への、メモリコントローラ
７０．７５からの制御コードの送出によって判別される
。第２５Ａ−Ｄ図に示すように、ライトトランザクショ
ンをユニークに指定するには、ＣＰＵモジュール３０に
よってＣ３ＤＮライン上に「ライトココードが送出され
、リードトランザクションをユニークに指定するには、
Ｃ３ＤＮライン上に「リード」コードが送出　２８ される。
前に説明したセットアツプライトトランザクションは、
第２５Ａ、Ｂ図に示したライトトランザクションと同じ
に見えるが、ライトトランザクションと区別するために
Ｃ３ＤＮライン上に「セットアツプライト」コードが送
出される点が異なっている。
本発明においては、プロセッサから送出されたライト情
報はライトアドレスを含み、プロセッサから送出された
リード情報はリードアドレスを含む。ライトアドレスは
ライトデータの宛先を指定するものであり、リードアド
レスはリードデータの所在を指定するものである。ここ
に例として説明し第２５Ａ−Ｄ図に示すように、ライト
又はリードアドレスの最も重要なビットは、ライト又は
リードトランザクションの開始に当ってクロスリンク／
メモリコントローラバス８８．８９のデータラインに送
出されるデータに含まれている。
システムリソース（例えば、Ｉ１０モジュール１００）
内にライトデータを保持するため、又は　２９ システムリソースのリードデータにアクセスするために
は、ライト又はリードトランザクションを起そうとする
プロセッサは、システムリソースに向けて情報を送出し
なければならない。しかし、システムｌＯのＩ１０モジ
ュールは、ＣＰＵモジュール３０，３０’に直接結合さ
れてはいない。
Ｉ１０モジュールは、直接ではなく、システムリソース
バス、例えば、モジュールインクコネクト１３０．１３
２．１３０’　　　１３２’を介してアクセスされねば
ならない。
クロスリンク９０．９５．９０’、９５’は、特定のプ
ロセッサを個々のシステムリソースに結合するバスを設
定するデータルータの働きをする。
しかし、リードデータの所在又はライトデータの宛先で
あるシステムリソースは、モジュールインクコネクト１
３０．１３２に結合されているかもしれないし、モジュ
ールインクコネクト１３０′１３２′に結合されている
かもしれないので、クロスリンクにはスウィッチングロ
ジックが必要である。
　３０ 宛先を特定したライトアドレスを含むライト情報が、例
えばメモリコントローラ７０からクロスリンク９０に送
出されると、この情報は宛先に対応するシステムリソー
スに転送されねばならない。
例えば、宛先がＩ１０モジュール１００に対応するもの
であれば、クロスリンク９０のスウィッチングロジック
は、メモリコントローラ７０からモジュールインクコネ
クト１３０へと、ライト情報を送出するよう構成されね
ばならない。一方、宛先がＩ１０モジュール１００′に
対応するものであれば、クロスリンク９０のスウィッチ
ングロジックは、メモリコントローラ７０からクロスリ
ンクバスウェイ２５とクロスリンク９０′を経てモジュ
ールインクコネクト１３０′へと、ライト情報を送出す
るよう構成されねばならない。
同様に、所在を特定したリードアドレスを含むリード情
報が、例えばメモリコントローラ７０からクロスリンク
９０に送出されると、このリード情報は、メモリコント
ローラ７０のリードデータへのアクセスを可能にするよ
うに、所在に対応す２３す るシステムリソースに転送されねばならない。
従って、本発明によれば、データルータは、トランザク
ション処理中にリード又はライトアドレスをデコードす
る手段を含むものである。データルータは、モジュール
インクコネクト１３０．１３２又はモジュールインクコ
ネクト１３０′、１３２′のどちらの組のシステムリソ
ースバスがトランザクションに関係することになるかを
判断する。データルータは、また、宛先（ライトトラン
ザクションについて）又は所在（リードトランザクショ
ンるついて）が、システムリソースバスに結合されたシ
ステムリソースに対応するかどうかも判断する。
第１１図、第１２図に示した本発明の望ましい実施例で
は、ライト又はリードトランザクションの中で送出され
たライト又はリードアドレスをデコード（解読）するた
めに、デコーダ９７１．９９６．９９８が設けてあり、
これらがメモリコントローラと１組のシステムリソース
バスの間にバスを設定するのに必要な内部制御信号を発
生さ　３２ せる。第１１図は、クロスリンク９０．９５のスウィッ
チングロジックを示しており、これは、クロスリンク／
メモリコントローラバス８８．８９及びモジュールイン
クコネクト１３０．１３２の、Ｃ３ＵＰラインとＣ３Ｄ
Ｎラインの間の制御コードの移送に係わるものである。
第１２図は、クロスリンク９０のスウィッチングロジッ
クを示しており、これは、クロスリンク／メモリコント
ローラバス８８．８９とモジュールインクコネクト１３
０．１３２の双方向データラインの間での、ライト及び
リードアドレスやライト及びリードデータのようなデー
タの移送に係わるものである。
ここに例示したように、リード又はライトトランザクシ
ョンの中で送出されるリード又はライトアドレスのうち
１ビツトが、所在又は宛先が位置する領域を特定する。
その結果、クロスリンクのデコーダは、どのモジュール
インクコネクトの組がトランザクションに関係すること
になるか判断できる。さらに、リード又はライトアドレ
スがシステム１０のＩ１０空間内のアドレスに対応する
　３３ なら、クロスリンクのデコーダは、そのトランザクショ
ンは一方の組のモジュールインクコネクトと結合したシ
ステムリソースすなわちＩ１０モジュールを使用するも
のと判断することができる。
リード又はライトトランザクションが開始されると、ク
ロスリンク９０．９０’　　　９５．９５′のスウィッ
チングロジックは、デコードされたリード又はライトア
ドレスに従って構成される。
システムｌＯがデユープレックスモードで作動している
ときは、トランザクションが領域１１のシステムリソー
スバス１３０．１３２の組に係わるものであり、また、
所在又は宛先がそのシステムリソースバスに結合したシ
ステムリソースに対応するものであるなら、クロスリン
クのデータスウィッチングロジックは、データすなわち
リードアドレス、ライトアドレス又はライトデータをシ
ステムリソースバス１３０．１３２に転送するよう構成
される。この例では、ＣＰＵ４０からクロスリンク９０
を経て、又はＣＰＵ４０’からクロスリンク９０．９０
′を経てモジュールインクコ　３４ ネクト１３０にデータを転送するように、また、ＣＰＵ
５０からクロスリンク９５を経て、又はＣＰＵ５０’か
らクロスリンク９５′、９５を経てモジュールインクコ
ネクト１３２にデータを転送するように、パスが構成さ
れる。
第１１図、第１２図に示した、モジュールインクコネク
ト１３０．１３２に至るこのパスを設定するためのスウ
ィッチングロジックの正確な構成は、ＤＭＡデータをシ
ステムリソースパス１３０．１３２に転送するＤＭＡ移
送の第三の例に関する記述の中で前に説明しである。
トランザクションが領域ｌｌ′のシステムリソースバス
ｊスＩ　３０　’、１３２′の組に係わるものであり、
また、所在又は宛先がそのシステムリソースバスに結合
したシステムリソースに対応するものであるなら、クロ
スリンクのデータスウィッチングロジックは、データを
システムリソースバス１３０′、１３２′に転送するよ
う構成される。
この第二の例では、ＣＰＵ４０’からクロスリンク９０
’を経て、又はＣＰＵ４０からクロスリン　３５ り９０．９０′を経てモジュールインクコネクト１３０
′にデータを転送するように、また、ＣＰＵ５０′から
クロスリンク９５′を経て、又はＣＰＵ５０からクロス
リンク９５．９５′を経てモジュールインクコネクト１
３２′にデータを転送するように、パスが構成される。
第１１図、第１２図に示した、モジュールインクコネク
ト１３０’　　　１３２’に至るこのパスを設定するた
めのスウィッチングロジックの正確な構成は、ＤＭＡデ
ータをシステムリソースバス１３０′、１３２′に転送
するＤＭＡ移送の第四の例に関する記述の中で前に説明
しである。
本発明の望ましい実施例では、スウィッチングロジック
を構成するために、トランザクションの開始に当ってク
ロスリンクに向けて送出されるリード又はライトアドレ
スが必要である。従って、アドレスをデコードし、スウ
ィッチングロジックを構成し、それからそのスウィッチ
ングロジックを経て所在又は宛先に同じアドレスを転送
するだけの時間はない。
　３６ しかし、トランザクションの開始に当ってプラセッサか
ら与えられるリード又はライトアドレスは、そのリード
又はライトアドレスに対応するシステムリソースに向け
て送出されねばならない。
リードアドレスは、システムリソースがそのリードアド
レスによって特定された所在のリードデータにアクセス
できるようにするために必要であり、ライトアドレスは
、システムリソースがそのライトアドレスによって指定
された宛先にライトデータを保持するために必要である
。
クロスリンクに入ってくるすべてのデータを、スウィッ
チングロジックを構成するのに足りる時間だけ止めてお
くというのも、スウィッチングロジックが構成された後
でリード又はライトアドレスを転送できるようにするシ
ステムを実現する一つの方法であろう。しかし、そのた
めには、プロセッサからシステムリソースに向けて送出
されるすべてのデータを保留する回路をシステムに付加
する必要がある。さらに、トランザクションの開始に当
って送られるリード又はライトアドレスの　３７ みを認識し、遅らせる別のロジックをも付加しない限り
、システムの各コンポーネントの間のパイプライン遅れ
が増加するであろう。
コンピュータシステムｌＯでは、リード及びライトアド
レスは、クロスリンクになんら特別の回路を付加するこ
となくプロセッサからシステムリソースに向けて送出さ
れ、また、プロセッサから送出されたデータがＩ１０モ
ジュールで受信されるまでに必要な遅れの増加もない。
本発明によれば、リード及びライトアドレスは、リード
又はライトトランザクションの間にプロセッサからデー
タルータに再送出される。第２５ＡＤ図に示すように、
トランザクションの開始に当ってパス８８．８９のＣ３
ＤＮライン上に送出されるリード又はライトアドレスの
最重要ビットが、そのときＣ３ＤＮライン上に再送出さ
れる。
本発明においては、プロセッサから再送出されたリード
又はライトアドレスは、所在又は宛先がシステムリソー
スバスのいずれかの組に結合されたシステムリソース（
例えば、Ｉ１０モジュール）　３８ に対応するものであれば、それから、トランザクション
に係わる適当なシステムリソースパスの組に転送される
。アドレスは、クロスリンク９０．９５．９０’、９５
’のスウィッチングロジックを経て、モジュールインク
コネクト１３０．１３２又はモジュールインクコネクト
１３０′１３２′に転送される。アドレスの再送出によ
って、クロスリンクには、特定のプロセッサから所在又
は宛先に対応するシステムリソースへのパスを設定する
のに十分な時間が与えられる。その結果、アドレスが再
送出されたときには、スウィッチングロジックは、その
システムリソースに結合されたモジュールインクコネク
トの組にアドレスを振り向けるように、構成されている
。
本発明によれば、プロセッサは、ライトアドレスの送出
後、それぞれのプロセッサに結合されたデータルータに
ライトデータを送出する。クロスリンクのスウィッチン
グロジックは適切に構成されているので、このライトデ
ータは、スウィッチングロジックを経てトランザクショ
ンに係わる適　３　ｇ 当なシステムリソースバスの組へ送られる。スウィッチ
ングロジックによってライトデータが転送される方式は
、再送出されたライトアドレスが転送される方式と同じ
である。
第２５Ａ図、第２５Ｂ図に示すように、ライトデータは
、ライトトランザクションの中で、メモリコントローラ
７０．７５によりパス８８．８９の双方向データライン
上に送出される。ライトアドレスとライトデータを受け
たシステムリソースは、これに応えてライトアドレスで
指定された宛先にライトデータを保持するように働く。
本発明によれば、リードトランザクションの中でスウィ
ッチングロジックによってリードアドレスを転送した後
、データルータのデータスウィッチングロジックか、デ
ータルータによってデコードされたリードアドレスに従
って再構成される。
第１２図に示すように、データスウィッチングロジック
は、リードデータが上向きにＣＰＵモジュール３０．３
０′に送られるように、リードアドレスが下向きに送ら
れた後で再構成される。
　４０ システムｌＯがデユープレックスモードで運用されてい
るときは、トランザクションが領域１１のシステムリソ
ースバス１３０Ｓ　１３２の組に係わるものであり、ま
た、所在がそのシステムリソースバスに結合したシステ
ムリソースに対応するものであるなら１．クロスリンク
のデータスウィッチングロジックは、システムリソース
バス１３ｏ１１３２からのデータを転送するように構成
される。
この例では、モジュールインクコネクト１３０からのリ
ードデータを、クロスリンク９ｏを経てＣＰＵ４０に、
及びクロスリンク９ｏ、９０’を経てＣＰＵ４０’に送
り、また、モジュールインクコネクト１３２からのリー
ドデータを、クロスリンク９５を経てＣＰＵ５０に、及
びクロスリンク９５．９５′を経てｃＰＵ５０’に転送
するようなパスが構成される。
第１２図に示した、モジュールインクコネクト１３０．
１３２からのこのパスを設定するためのデータスウィッ
チングロジックの正確を構成は、ＤＭＡデータをシステ
ムリソースバス１３０、４１ １３２から転送するＤＭＡデータ移送の第一の例に関す
る記述の中で前に説明しである。
トランザクションが領域１１’のシステムリソースバス
１３０’、１３２’の組に係わるものであり、また、所
在がそのシステムリソースバスに結合したシステムリソ
ースに対応するものであるなら、クロスリンクのデータ
スウィッチングロジックは、システムリソースバス１３
０’、１３２’からのリードデータを転送するように構
成される。
この第二の例では、モジュールインクコネクト１３０′
からのリードデータを、クロスリンク９０’を経てＣＰ
Ｕ４０’に、及びクロスリンク９０’、９０を経てＣＰ
Ｕ４０に送り、また、モジュールインクコネクト１３２
′からのリードデータを、クロスリンク９５′を経てＣ
ＰＵ５０’に、及びクロスリンク９５’、９５を経てＣ
ＰＵ５０に転送するようなパスが構成される。
第１２図に示した、モジュールインクコネクト１３０′
、１３２′からのこのパスを設定するためのデータスウ
ィッチングロジックの正確な構成　４２ は、ＤＭＡデータをシステムリソースバス１３０′１３
２′から転送するＤＭＡデータ移送の第二の例に関する
記述の中で前に説明しである。
システムリソースは、リードアドレスを受取ると、その
リードアドレスで指定された所在のタートデータにアク
セスし、このリードデータをシステムリソースに結合さ
れたシステムリソースバスに送出する。クロスリンクの
データスウィッチングロジックは、リードアドレスを転
送した後、再構成される。従って、デュプレックスモー
ドでは、リードデータは、それぞれのクロスリンクで受
信され、スウィッチングロジックを経てそれぞれのプロ
セッサに転送される。
第２５Ｃ図に示すように、リードトランザクションの開
始に対応して、リードデータは、クロスリンク９０．９
５．９０’、９５’によって、メモリコントローラ７０
．７５．７０′、７５′に向けて、バス８８．８９．８
８′、８９′の双方向データライン上に送出される。そ
の結果、ＣＰＵモジュール３０．３０′のＣＰＵ４０．
５０、４３ ４０′、５０′は、リードアドレスにより指定された所
在にあるリードデータにアクセスすることができる。
望ましくは、第２５Ａ図、第２５Ｃ図に示すように、シ
ステムリソースの一つ（例えば、Ｉ１０モジュール１０
０）にライトアドレスとライトデータ又はリードアドレ
スが送出されたのに対応して、モジュールインクコネク
ト１３０．１３２．１３０’、１３２’のｃｓｕｐライ
ン上、及びバス８８．８９．８８’、８９’のＣ３ＵＰ
ライン上に、各プロセッサに向けたアクナレッジコード
が送出される。プロセッサからリード又はライト情報を
受けたシステムリソースは、ライトアドレスとライトデ
ータ又はリードアドレスの伝達が旨くいったことを示す
ために、それぞれのプロセッサに向けＡＣＫ制御コード
を送出する。
例を示すと、Ｉ１０モジュール１００がライトアドレス
とライトデータ又はリードアドレスを受けたとすると、
Ｉ１０モジュール１００のファイヤウオール１０００．
１０１Ｏがモジュールイン　４４ タコネクト１３０．１３２の組を経てクロスリンク９０
．９５にＡＣＫ制御コードを送出し、プロセッサから下
向きのデータ移送にファイヤウオール１０００．１０１
０がエラーを見出ださなかったことを示す。ＣＰＵモジ
ュール３０では、メモリコントローラ７０．７５が、バ
ス８８．８９のＣ３ＵＰ単方向制御ライン上にあるクロ
スリンク９０．９５からのＡＣＫコードを受ける。ＡＣ
Ｋコードは、クロスリンク９０．９５からクロスリンク
９０’、９５’及びバス８８’、８９’を経て、ＣＰＵ
モジュール３０′のメモリコントローラ７０′、７５′
にも送られる。
望ましくは、第２５Ｂ図、第２５Ｄ図に示すように、シ
ステムリソースの一つ（例えば、Ｉ１０モジュール１０
０）にライトアドレスとライトデータ又はリードアドレ
スが送出されたのに対応して、モジュールインクコネク
ト１３０．１３２．１３０′、１３２′のＣ３ＵＰライ
ン上、及びバス８８．８９．８８’、８９’のＣ３ＵＰ
ライン上に、各プロセッサに向けてエラーコードが退出
　４５ される。プロセッサからリード又はライト情報を受けた
システムリソースは、ライトアドレスとライトデータ又
はリードアドレスの伝達が旨くいかなかったことを示す
ために、それぞれのプロセッサに向はエラー制御コード
を送出する。
別の例を示すと、Ｉ１０モジュール１００がライトアド
レスとライトデータ又はリードアドレスを受けたとする
と、Ｉ１０モジュール１００のファイヤウオール１００
０．１０１０がモジュールインクコネクト１３０．１３
２の組を経てクロスリンク９０．９５にエラー制御コー
ドを送出し、ファイヤウオール１０００．１０１０がプ
ロセッサからの下向きのデータ移送にエラーを見出だし
たことを示す。システムＩＯの望ましい実施例では、エ
ラー制御コードは、ファイヤウオール１０００．１０１
０が一方のＣＰＵモジュールからモジュールインクコネ
クト１３０上に送出されたデータともう一方のＣＰＵモ
ジュールからモジュールインクコネクト１３２上に送出
されたデータとを比較した結果、ミスコンベアエラーを
発見　４６ したことを示すものである。ＣＰＵモジュール３０では
、メモリコントローラ７０．７５が、バス８８．８９の
Ｃ３ＵＰ単方向制御ライン上にあるクロスリンク９０．
９５からのエラー制御コードを受ける。エラー制御コー
ドは、クロスリンク９０．９５からクロスリンク９０’
　　　９５’及びバス８８’　　　８９’を経て、ＣＰ
Ｕモジュール３０′のメモリコントローラ７０′、７５
′にも送出される。
この方面の技術に詳しい人々にとっては、本発明のデー
タ移送プロトコルにおいて、本発明の範囲又は意図から
外れることなしに種々の修正や変更がなされ得ることは
明白であろう。従って、本発明は、本発明の修正法及び
変法が以下の請求の範囲並びにその相当事項の範囲内に
あるなら、それらをも含むものとする。
【図面の簡単な説明】
第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 　４７ 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・シスチムニ
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・モジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライ　４８ マリ・メモリ制御装置のエラー処理回路図である。 第１Ｏ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるクロック信号のタイミング図である。 第１６図は、第１４図に示すタイミング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システム　４９ のＩ１０モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 第２４Ａ図ないし第２４Ｅ図は、ＤＭＡを経由するデー
タ転送のタイミング図である。 第２５Ａ図ないし第２５Ｄ図は、読み取りサイクルおよ
び書き込みサイクルを介したデータ転送のタイミング図
である。 　５０ 旧へ 特開平３ １８２９５７　（８０） 特開平３ １８２９５７　（８１） 特開平３ １８２９５７　（８６） 特開平３ １８２９５７　（８８） 特開平 ３ １８２９５７　（８９） 手続補正書（方式） ３．’ｉ、１４ 平底　　年　　月 日 ２、発明の名称 読み出しおよび書き込み用 プロトコール ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ７、補正の内容 別紙のとおり

Claims (1)

  1. 【特許請求の範囲】 １、コンピュータシステムのコンポーネント間でデータ
    を移送する方法であって、コンピュータシステムが一つ
    のプロセッサ、一つのシステムリソースに結合した第一
    のシステムリソースバス、及び一つのデータルータを含
    み、そのデータルータがプロセッサを第一のシステムリ
    ソースバスに結合するためのデータスウィッチングロジ
    ックを含み、その方法が下記のステップから成るもの： ライトトランザクションを指定するライト情報の、プロ
    セッサからそのプロセッサに結合されたデータルータへ
    の送出であって、上記のライト情報がライトアドレスを
    含み、そのライトアドレスがライトデータの宛先を指定
    する；上記のライトトランザクションが上記の第一のシ
    ステムリソースバスに係わるものであるかどうかを判断
    し、また、宛先が上記の第一のシステムリソースバスに
    結合されたシステムリソースに対応するものであるかど
    うかを判断するための、上記のライトトランザクション
    中における上記のデータルータ内での上記のライトアド
    レスのデコーディング； 上記のデータルータによりデコードした上記のライトア
    ドレスに従って行う、上記のライトトランザクション中
    における、上記のデータルータのデータスウィッチング
    ロジックの構成；ここで、上記のデータスウィッチング
    ロジックは、上記のライトトランザクションが上記の第
    一のシステムリソースバスに係わるものであり、上記の
    宛先が上記の第一のシステムリソースバスに結合された
    システムリソースに対応するものであるときには、デー
    タを上記の第一のシステムリソースバスに転送するよう
    に構成される； 上記のライトトランザクション中における上記のプロセ
    ッサから上記のデータルータへの、上記のライトアドレ
    スの再送出； 上記のライトトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の宛先が上記の
    第一のシステムリソースバスに結合されたシステムリソ
    ースに対応するものであるときに、上記のライトアドレ
    スにより指定された上記の宛先でのライトデータの保持
    を可能にするために行う、上記のライトトランザクショ
    ン中に再送出された上記のライトアドレスの、上記のデ
    ータルータ内の上記のデータスウィッチングロジック経
    由、上記の第一のシステムリソースバスへの転送； 上記のライトトランザクション中における、上記のライ
    トアドレスの送出後の、上記のプロセッサから上記のデ
    ータルータへのライトデータの送出； 上記のライトトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の宛先が上記の
    第一のシステムリソースバスに結合されたシステムリソ
    ースに対応するものであるときに、上記のライトアドレ
    スによれ指定された上記の宛先での上記のライトデータ
    の保持を可能にするために行う、上記のライトトランザ
    クション中に送出された上記のライトデータの、上記の
    データルータ内の上記のデータスウィッチングロジック
    経由、上記の第一のシステムリソースバスへの転送。 ２、コンピュータシステムのコンポーネント間でデータ
    を移送する方法であって、コンピュータシステムが一つ
    のプロセッサ、一つのシステムリソースに結合した第一
    のシステムリソースバス、及び一つのデータルータを含
    み、そのデータルータがプロセッサを第一のシステムリ
    ソースバスに結合するためのデータスウィッチングロジ
    ックを含み、その方法が下記のステップから成るもの： リードトランザクションを指定するリード情報の、プロ
    セッサからそのプロセッサに結合されたデータルータへ
    の転送であって、上記のリード情報がリードアドレスを
    含み、そのリードアドレスがリードデータの所在を指定
    する；上記のリードトランザクションが上記の第一のシ
    ステムリソースバスに係わるものであるかどうかを判断
    し、また、所在が上記の第一のシステムリソースバスに
    結合されたシステムリソースに対応するものであるかど
    うかを判断するための、上記のリードトランザクション
    中における上記のデータルータ内での上記のリードアド
    レスのデコーディング； 上記のデータルータによりデコードした上記のリードア
    ドレスに従って行う、上記のリードトランザクション中
    における上記のデータルータのデータスウィッチングロ
    ジックの構成；ここで、上記のデータスウィッチングロ
    ジックは、上記のリードトランザクションが上記の第一
    のシステムリソースバスに係わるものであり、上記の所
    在が上記の第一のシステムリソースバスに結合されたシ
    ステムリソースに対応するものであるときには、データ
    を上記の第一のシステムリソースバスに転送するように
    構成される； 上記のリードトランザクション中における上記のプロセ
    ッサから上記のデータルータへの、上記のリードアドレ
    スの再送出； 上記のリードトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の所在が上記の
    第一のシステムリソースバスに結合されたシステムリソ
    ースに対応するものであるときに、上記のリードアドレ
    スにより指定された上記の所在でのリードデータのアク
    セスを可能にするために行う、上記のリードトランザク
    ション中に再送出された上記のリードアドレスの、上記
    のデータルータ内の上記のデータスウィッチングロジッ
    ク経由、上記の第一のシステムリソースバスへの転送； 請求範囲２による方法で、さらに下記から成るもの： 上記のリードアドレスの転送後に、上記のデータルータ
    によりデコードされた上記のリードアドレスに従って行
    う、上記のデータルータのデータスウィッチングロジッ
    クの構成；ここで、上記のデータスウィッチングロジッ
    クは、上記のリードトランザクションが上記の第一のシ
    ステムリソースバスに係わるものであり、上記の所在が
    上記の第一のシステムリソースバスに結合されたシステ
    ムリソースに対応するものであるときには、リードデー
    タを上記の第一のシステムリソースバスから上記のプロ
    セッサに転送するように構成される； 上記のリードアドレスを転送し、かつ、上記の所在に対
    応するシステムリソースによってリードデータがアクセ
    スされた後に行う、上記のシステムリソースから上記の
    第一のシステムリソースバスへのリードデータの送出； 上記のプロセッサによる上記のリードデータのアクセス
    を可能にするために行う、上記のシステムリソースから
    送出された上記のリードデータの、上記のデータルータ
    の上記のデータスウィッチングロジック経由、上記のプ
    ロセッサへの転送。 コンピュータシステムのコンポーネント間でデータを移
    送する方法であって、コンピュータシステムが一つのプ
    ロセッサ、一つのシステムリソースに結合した第一のシ
    ステムリソースバス、もう一つのシステムリソースに結
    合した第二のシステムリソースバス、及び一つのデータ
    ルータを含み、そのデータルータがプロセッサを第一の
    システムリソースバス又は第二のシステムリソースバス
    に結合するためのデータスウィッチングロジックを含み
    、その方法が下記のステップから成るもの： ライトトランザクションを指定するライト情報の、プロ
    セッサからそのプロセッサに結合されたデータルータへ
    の転送であって、上記のライト情報がライトアドレスを
    含み、そのライトアドレスがライトデータの宛先を指定
    する；上記のライトトランザクションがどちらのシステ
    ムリソースバスに係わるものであるかを判断し、また、
    宛先がシステムリソースバスの内の一つに結合されたシ
    ステムリソースに対応するものであるかどうかを判断す
    るための、上記のライトトランザクション中における上
    記のデータルータ内での上記のライトアドレスのデコー
    ディング； 上記のデータルータによりデコードした上記のライトア
    ドレスに従って行う、上記のライトトランザクション中
    における上記のデータルータのデータスウィッチングロ
    ジックの構成；ここで、上記のデータスウィッチングロ
    ジックは、上記のライトトランザクションが上記の第一
    のシステムリソースバスに係わるものであり、宛先がシ
    ステムリソースバスの内の一つに結合されたシステムリ
    ソースに対応するものであるときには、データを上記の
    第一のシステムリソースバスに転送するように構成され
    る；また、 ここで、上記のデータスウィッチングロジックは、上記
    のライトトランザクションが上記の第二のシステムリソ
    ースバスに係わるものであり、宛先がシステムリソース
    バスの内の一つに結合されたシステムリソースに対応す
    るものであるときには、データを上記の第二のシステム
    リソースバスに転送するように構成される；上記のライ
    トトランザクション中における、上記のプロセッサから
    上記のデータルータへの、上記のライトアドレスの再送
    出； 上記のライトトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の宛先がシステ
    ムリソースバスの内の一つに結合されたシステムリソー
    スに対応するものであるときには、上記の第一のシステ
    ムリソースバスへ、また上記のライトトランザクション
    が上記の第二のシステムリソースバスに係わるものであ
    り、上記の宛先がシステムリソースバスの内の一つに結
    合されたシステムリソースに対応するものであるときに
    は、上記の第二のシステムリソースバスへ、上記のデー
    タルータ内の上記のデータスウィッチングロジック経由
    で行う、上記のライトアドレスにより指定された上記の
    宛先でのライトデータの保持を可能にするための、上記
    のライトトランザクション中に再送出された上記のライ
    トアドレスの転送；上記のライトトランザクション中に
    おける、上記のライトアドレスの送出後の、上記のプロ
    セッサから上記のデータルータへのライトデータの送出
    ； 上記のライトトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、宛先が上記のシステ
    ムリソースバスの内の一つに結合されたシステムリソー
    スに対応するものであるときには、上記の第一のシステ
    ムリソースバスへ、また上記のライトトランザクション
    が上記の第二のシステムリソースバスに係わるものであ
    り、宛先が上記のシステムリソースバスの内の一つに結
    合されたシステムリソースに対応するものであるときに
    は、上記の第二のシステムリソースバスへ、上記のデー
    タルータ内の上記のデータスウィッチングロジック経由
    で行う、上記のライトアドレスにより指定された上記の
    宛先での上記のライトデータの保持を可能にするための
    、上記のライトトランザクション中に送出された上記の
    ライトデータの転送。 ５、コンピュータシステムのコンポーネント間でデータ
    を移送する方法であって、コンピュータシステムが一つ
    のプロセッサ、一つのシステムリソースに結合した第一
    のシステムリソースバス、もう一つのシステムリソース
    に結合した第二のシステムリソースバス、及び一つのデ
    ータルータを含み、そのデータルータがプロセッサを第
    一のシステムリソースバス又は第二のシステムリソース
    バスに結合するためのデータスウィッチングロジックを
    含み、その方法が下記のステップから成るもの： リードトランザクションを指定するリード情報の、プロ
    セッサからそのプロセッサに結合されたデータルータへ
    の転送であって、上記のリード情報がリードアドレスを
    含み、そのリードアドレスがリードデータの所在を指定
    する；上記のリードトランザクションがどちらのシステ
    ムリソースバスに係わるものであるかを判断し、また、
    所在が上記のシステムリソースバスの内の一つに結合さ
    れたシステムリソースに対応するものであるかどうかを
    判断するための、上記のリードトランザクション中にお
    ける上記のデータルータ内での上記のリードアドレスの
    デコーディング； 上記のデータルータによりデコードした上記のリードア
    ドレスに従って行う、上記のリードトランザクション中
    における上記のデータルータのデータスウィッチングロ
    ジックの構成；ここで、上記のデータスウィッチングロ
    ジックは、上記のリードトランザクションが上記の第一
    のシステムリソースバスに係わるものであり、上記の所
    在が上記の第一のシステムリソースバスに結合されたシ
    ステムリソースに対応するものであるときには、データ
    を上記の第一のシステムリソースバスに転送するように
    構成される；また、 ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが上記の第二のシステムリソ
    ースバスに係わるものであり、上記の所在が上記の第二
    のシステムリソースバスに結合されたシステムリソース
    に対応するものであるときには、データを上記の第二の
    システムリソースバスに転送するように構成される； 上記のリードトランザクション中における、上記のプロ
    セッサから上記のデータルータへの、上記のリードアド
    レスの再送出； 上記のリードトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の所在が上記の
    システムリソースバスの内の一つに結合されたシステム
    リソースに対応するものであるときには、上記の第一の
    システムリソースバスへ、また上記のリードトランザク
    ションが上記の第二のシステムリソースバスに係わるも
    のであり、上記の所在が上記のシステムリソースバスの
    内の一つに結合されたシステムリソースに対応するもの
    であるときには、上記の第二のシステムリソースバスへ
    、上記のデータルータ内の上記のデータスウィッチング
    ロジック経由で行う、上記のリードアドレスにより指定
    された上記の所在でのリードデータのアクセスを可能に
    するための、上記のリードトランザクション中に再送出
    された上記のリードアドレスの転送。 ６、請求範囲５による方法で、さらに下記から成るもの
    ： 上記のリードアドレスの転送後に、上記のデータルータ
    によりデコードされたリードアドレスに従って行う、デ
    ータスウィッチングロジックの構成； ここで、データスウィッチングロジックは、上記のリー
    ドトランザクションが上記の第一のシステムリソースバ
    スに係わるものであり、上記の所在が上記の第一のシス
    テムリソースバスにに結合されたシステムリソースに対
    応するものであるときには、リードデータを上記の第一
    のシステムリソースバスから上記のプロセッサに転送す
    るような構成される；また、 ここで、データスウィッチングロジックは、上記のリー
    ドトランザクションが上記の第二のシステムリソースバ
    スに係わるものであり、上記の所在が上記の第二のシス
    テムリソースバスにに結合されたシステムリソースに対
    応するものであるときには、リードデータを上記の第二
    のシステムリソースバスから上記のプロセッサに転送す
    るように構成される； 上記のリードアドレスの転送後で、かつ、リードデータ
    が上記の所在に対応するシステムリソースによってアク
    セスされた後に行う、リードデータの上記のシステムリ
    ソースから上記の第二のシステムリソースバスへの送出
    ； 上記のリードデータの上記のプロセッサによるアクセス
    を可能にするために行う、上記のシステムリソースによ
    り送出された上記のリードデータの、上記のデータルー
    タの上記のデータスウィッチングロジック経由、上記の
    プロセッサへの転送。 ７、コンピュータシステムのコンポーネント間でデータ
    を移送する方法であって、コンピュータシステムが第一
    のプロセッサ、第二のプロセッサ、一つのシステムリソ
    ースに結合した第一のシステムリソースバス、もう一つ
    のシステムリソースに結合した第二のシステムリソース
    バス、第一のプロセッサと第一のシステムリソースバス
    に結合した第一のデータルータ、及び第二のプロセッサ
    と第二のシステムリソースバスに結合した第二のデータ
    ルータを含み、それぞれのデータルータがデータスウィ
    ッチングロジックを含み、第一のデータルータは、第二
    のデータルータのデータスウィッチングロジックを介し
    て第二のシステムリソースバスに結合され、第二のデー
    タルータは、第一のデータルータのデータスウィッチン
    グロジックを介して第一のシステムリソースバスに結合
    されており、その方法が下記のステップから成るもの： ライトトランザクションを指定する同一のライト情報の
    、それぞれのプロセッサからそれぞれのプロセッサに結
    合されたデータルータへの送出であって、上記のライト
    情報がライトアドレスを含み、そのライトアドレスがラ
    イトデータの宛先を指定する； 上記のライトトランザクションがどちらのシステムリソ
    ースバスに係わるものであるかを判断しまた、宛先がシ
    ステムリソースバスの内の一つに結合されたシステムリ
    ソースに対応するものであるかどうかを判断するための
    、上記のライトトランザクション中における第一及び第
    二のデータルータ内での上記のライトアドレスのデコー
    ディング； 第一及び第二のデータルータによりデコードした上記の
    ライトアドレスに従って行う、上記のライトトランザク
    ション中における第一及び第二のデータルータのデータ
    スウィッチングロジックの構成； ここで、上記のデータスウィッチングロジックは、上記
    のライトトランザクションが上記の第一のシステムリソ
    ースバスに係わるものであり、宛先が上記のシステムリ
    ソースバスの内の一つに結合されたシステムリソースに
    対応するものであるときには、データを、第一のプロセ
    ッサから第一データルータのデータスウィッチングロジ
    ック経由、また第二のプロセッサから第二及び第一のデ
    ータルータのデータスウィッチングロジック経由、上記
    の第一のシステムリソースバスに転送するよう構成され
    る；また、ここで、上記のデータスウィッチングロジッ
    クは、上記のライトトランザクションが上記の第二のシ
    ステムリソースバスに係わるものであり、宛先が上記の
    システムリソースバスの内の一つに結合されたシステム
    リソースに対応するものであるときには、データを、第
    一のプロセッサから第一及び第二のデータルータのデー
    タスウィッチングロジック経由、また第二のプロセッサ
    から第二データルータのデータスウィッチングロジック
    経由、上記の第二のシステムリソースバスに転送するよ
    うに構成される； 上記のライトトランザクション中における、それぞれの
    プロセッサから、それぞれのプロセッサに結合されたデ
    ータルータへの、同一のライトアドレスの再送出； 上記のライトトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の宛先がシステ
    ムリソースバスの内の一つに結合されたシステムリソー
    スに対応するものであるときには、上記の第一のシステ
    ムリソースバスへ、また上記のライトトランザクション
    が上記の第二のシステムリソースバスに係わるものであ
    り、上記の宛先がシステムリソースバスの内の一つに結
    合されたシステムリソースに対応するものであるときに
    は、上記の第二のシステムリソースバスへ、第一及び第
    二のデータルータ内の上記のデータスウィッチングロジ
    ック経由で行う、上記のライトアドレスにより指定され
    た上記の宛先でのライトデータの保持を可能にするため
    の、上記のライトトランザクション中に再送出された上
    記のライトアドレスの転送； 上記のライトトランザクション中における、上記のライ
    トアドレスの送出後の、上記のそれぞれのプロセッサか
    らそれぞれのプロセッサに結合されたデータルータへの
    同一のライトデータの送出； 上記のライトトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の宛先がシステ
    ムリソースバスの内の一つに結合されたシステムリソー
    スに対応するものであるときには、上記の第一のシステ
    ムリソースバスへ、また上記のライトトランザクション
    が上記の第二のシステムリソースバスに係わるものであ
    り、上記の宛先がシステムリソースバスの内の一つに結
    合されたシステムリソースに対応するものであるときに
    は、上記の第二のシステムリソースバスへ、第一及び第
    二のデータルータ内の上記のデータスウィッチングロジ
    ック経由で行う、上記のライトアドレスにより指定され
    た上記の宛先での上記のライトデータの保持を可能にす
    るための、上記のライトトランザクション中に送出され
    た上記のライトデータの転送。 ８、コンピュータシステムのコンポーネント間でデータ
    を移送する方法であって、コンピュータシステムが第一
    のプロセッサ、第二のプロセッサ、一つのシステムリソ
    ースに結合した第一のシステムリソースバス、もう一つ
    のシステムリソースに結合した第二のシステムリソース
    バス、第一のプロセッサと第一のシステムリソースバス
    に結合した第一のデータルータ、及び第二のプロセッサ
    と第二のシステムリソースバスに結合した第二のデータ
    ルータを含み、それぞれのデータルータがデータスウィ
    ッチングロジックを含み、第一のデータルータは、第二
    のデータルータのデータスウィッチングロジックを介し
    て第二のシステムリソースバスに結合され、第二のデー
    タルータは、第一のデータルータのデータスウィッチン
    グロジックを介して第一のシステムリソースバスに結合
    されており、その方法が下記のステップから成るもの： リードトランザクションを指定する同一のリード情報の
    、それぞれのプロセッサから、それぞれのプロセッサに
    結合されたデータルータへの転送であって、上記のリー
    ド情報がリードアドレスを含み、そのリードアドレスが
    リードデータの所在を指定する； 上記のリードトランザクションがどちらのシステムリソ
    ースバスに係わるものであるかを判断しまた、所在がシ
    ステムリソースバスの内の一つに結合されたシステムリ
    ソースに対応するものであるかどうかを判断するための
    、上記のリードトランザクション中における第一及び第
    二のデータルータ内での上記のリードアドレスのデコー
    ディング； 第一及び第二のデータルータによりデコードした上記の
    リードアドレスに従って行う、上記のリードトランザク
    ション中における第一及び第二のデータルータのデータ
    スウィッチングロジックの構成； ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが上記の第一のシステムリソ
    ースバスに係わるものであり、上記の所在がシステムリ
    ソースバスの内の一つに結合されたシステムリソースに
    対応するものであるときには、データを、第一のプロセ
    ッサから第一データルータのデータスウィッチングロジ
    ック経由、また第二のプロセッサから第二及び第一のデ
    ータルータのデータスウィッチングロジック経由、上記
    の第一のシステムリソースバスに転送するように構成さ
    れる；また、ここで、上記のデータスウィッチングロジ
    ックは、上記のリードトランザクションが上記の第二の
    システムリソースバスに係わるものであり、上記の所在
    が上記のシステムリソースバスの内の一つに結合された
    システムリソースに対応するものであるときには、デー
    タを、第一のプロセッサから第一及び第二のデータルー
    タのデータスウィッチングロジック経由、また第二のプ
    ロセッサから第二データルータのデータスウィッチング
    ロジック経由、上記の第二のシステムリソースバスに転
    送するように構成される；上記のリードトランザクショ
    ン中における、それぞれのプロセッサから、それぞれの
    プロセッサに結合されたデータルータへの、同一のリー
    ドアドレスの再送出； 上記のリードトランザクションが上記の第一のシステム
    リソースバスに係わるものであり、上記の所在が上記の
    システムリソースバスの内の一つに結合されたシステム
    リソースに対応するものであるときには、上記の第一の
    システムリソースバスへ、また上記のリードトランザク
    ションが上記の第二のシステムリソースバスに係わるも
    のであり、上記の所在がシステムリソースバスの内の一
    つに結合されたシステムリソースに対応するものである
    ときには、上記の第二のシステムリソースバスへ、第一
    及び第二のデータルータ内の上記のデータスウィッチン
    グロジック経由で行う、上記のリードアドレスにより指
    定された上記の所在でのリードデータへのアクセスを可
    能にするための、上記のリードトランザクション中に再
    送出された上記のリードアドレスの転送。 ９、請求範囲８による方法で、さらに下記から成るもの
    ： 上記のリードアドレスの転送後に、上記の第一及び第二
    のデータルータによりデコードした上記のリードアドレ
    スに従って行う、上記の第一及び第二のデータルータの
    データスウィッチングロジックの構成； ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが上記の第一のシステムリソ
    ースバスに係わるものであり、所在が上記の第一のシス
    テムリソースバスに結合されたシステムリソースに対応
    するものであるときには、リードデータを、第一のシス
    テムリソースバスから上記の第一データルータのデータ
    スウィッチングロジック経由、上記の第一のプロセッサ
    へ、また上記の第一及び第二のデータルータのデータス
    ウィッチングロジック経由、上記の第二のプロセッサへ
    転送するように構成される；また、 ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが上記の第二のシステムリソ
    ースバスに係わるものであり、所在が上記の第二のシス
    テムリソースバスに結合されたシステムリソースに対応
    するものであるときには、リードデータを、第二のシス
    テムリソースバスから上記の第二及び第一のデータルー
    タのデータスウィッチングロジック経由、第一のプロセ
    ッサへ、また上記の第二のシステムリソースバスから上
    記の第二データルータのデータスウィッチングロジック
    経由、上記の第二のプロセッサへ転送するように構成さ
    れる； 上記のリードアドレスを転送した後で、かつ上記のリー
    ドデータが上記の所在に対応するシステムリソースによ
    ってアクセスされた後に行う、上記のシステムリソース
    から、上記のシステムリソースに結合されたシステムリ
    ソースバスへの、リードデータの送出； 上記の第一のプロセッサ及び第二のプロセッサによる上
    記のリードデータのアクセスを可能にするために行う、
    上記のシステムリソースから送出された上記のリードデ
    ータの、第一及び第二のデータルータの上記のデータス
    ウィッチングロジック経由、上記の第一のプロセッサ又
    は第二のプロセッサへの転送。 １０、コンピュータシステムのコンポーネント間でデー
    タを移送する方法であって、コンピュータシステムが第
    一の主プロセッサ、第一のミラープロセッサ、第二の主
    プロセッサ、第二のミラープロセッサ、第一のシステム
    リソースに結合した第一の主システムリソースバス及び
    第一のミラーシステムリソースバス、第二のシステムリ
    ソースに結合した第二の主システムリソースバス及び第
    二のミラーシステムリソースバス、第一の主プロセッサ
    と第一の主システムリソースバスに結合した第一の主デ
    ータルータ、第一のミラープロセッサと第一のミラーシ
    ステムリソースバスに結合した第一のミラーデータルー
    タ、第二の主プロセッサと第二の主システムリソースバ
    スに結合した第二の主データルータ、及び第二のミラー
    プロセッサと第二のミラーシステムリソースバスに結合
    した第二のミラーデータルータを含み、それぞれのデー
    タルータがプロセッサをシステムリソースバスに結合す
    るデータスウィッチングロジックを含み、第一のデータ
    ルータは、第二のデータルータのデータスウィッチング
    ロジックを介して第二のシステムリソースバスに結合さ
    れ、第二のデータルータは、第一のデータルータのデー
    タスウィッチングロジックを介して第一のシステムリソ
    ースバスに結合されており、その方法が下記のステップ
    から成るもの： ライトトランザクションを指定する同一のライト情報の
    、それぞれのプロセッサからそれぞれのプロセッサに結
    合されたデータルータへの送出であって、上記のライト
    情報がライトアドレスを含み、そのライトアドレスがラ
    イトデータの宛先を指定する； 上記のライトトランザクションがどちらの組のシステム
    リソースバスに係わるものであるかを判断し、また、宛
    先がシステムリソースバスの組に結合されたシステムリ
    ソースに対応するものであるかどうかを判断するための
    、上記のライトトランザクション中における上記の第一
    及び第二のデータルータ内での上記のライトアドレスの
    デコーディング； 上記の第一及び第二のデータルータによりデコードした
    上記のライトアドレスに従って行う、上記のライトトラ
    ンザクション中における上記の第一及び第二のデータル
    ータのデータスウィッチングロジックの構成； ここで、上記のデータスウィッチングロジックは、上記
    のライトトランザクションが上記の第一のシステムリソ
    ースバスの組に係わるものであり、宛先が上記のシステ
    ムリソースバスの組に結合されたシステムリソースに対
    応するものであるときには、データを、第一のプロセッ
    サの内の一つから上記の第一のデータルータの内の一つ
    のデータスウィッチングロジック経由、また第二のプロ
    セッサの内の一つから上記の第二のデータルータの内の
    一つ及びもう一つの第一のデータルータのデータスウィ
    ッチングロジック経由、上記の第一のシステムリソース
    バスの組に転送するように構成される；また、 ここで、上記のデータスウィッチングロジックは、上記
    のライトトランザクションが上記の第二のシステムリソ
    ースバスの組に係わるものであり、宛先が上記のシステ
    ムリソースバスの組に結合されたシステムリソースに対
    応するものであるときには、データを、第一のプロセッ
    サの内の一つから上記の第一のデータルータの内の一つ
    及び第二のデータルータの内の一つのデータスウィッチ
    ングロジック経由、また上記の第二のプロセッサの内の
    一つからもう一つの第二のデータルータのデータスウィ
    ッチングロジック経由、上記の第二のシステムリソース
    バスの組に転送するように構成される； 上記のライトトランザクション中における、上記のそれ
    ぞれのプロセッサから、それぞれのプロセッサに結合さ
    れたデータルータへの、同一のライトアドレスの再送出
    ； 上記のライトトランザクションが上記の第一のシステム
    リソースバスの組に係わるものであり、宛先が上記のシ
    ステムリソースバスの組に結合されたシステムリソース
    に対応するものであるときには、上記の第一のシステム
    リソースバスの組へ、また上記のライトトランザクショ
    ンが上記の第二のシステムリソースバスの組に係わるも
    のであり、宛先が上記のシステムリソースバスの組に結
    合されたシステムリソースに対応するものであるときに
    は、上記の第二のシステムリソースバスの組へ、上記の
    第一及び第二のデータルータ内の上記のデータスウィッ
    チングロジック経由で行う、上記のライトアドレスによ
    り指定された上記の宛先でのライトデータの保持を可能
    にするための、上記のライトトランザクション中に再送
    出された上記のライトアドレスの転送； 上記のライトトランザクション中における、上記のライ
    トアドレスの送出後の、上記のそれぞれのプロセッサか
    らそれぞれのプロセッサに結合されたデータルータへの
    同一のライトデータの送出； 上記のライトトランザクションが上記の第一のシステム
    リソースバスの組に係わるものであり、宛先が上記のシ
    ステムリソースバスの組に結合されたシステムリソース
    に対応するものであるときには、上記の第一のシステム
    リソースバスの組へ、また上記のライトトランザクショ
    ンが上記の第二のシステムリソースバスの組に係わるも
    のであり、宛先が上記のシステムリソースバスの組に結
    合されたシステムリソースに対応するものであるときに
    は、上記の第二のシステムリソースバスの組へ、第一及
    び第二のデータルータの上記のデータスウィッチングロ
    ジック経由で行う、上記のライトアドレスにより指定さ
    れた上記の宛先での上記のライトデータの保持を可能に
    するための、上記のライトトランザクション中に送出さ
    れた上記のライトデータの転送。 １１、コンピュータシステムのコンポーネント間でデー
    タを移送する方法であって、コンピュータシステムが第
    一の主プロセッサ、第一のミラープロセッサ、第二の主
    プロセッサ、第二のミラープロセッサ、第一のシステム
    リソースに結合した第一の主システムリソースバス及び
    第一のミラーシステムリソースバス、第二のシステムリ
    ソースに結合した第二の主システムリソースバス及び第
    二のミラーシステムリソースバス、第一の主プロセッサ
    と第一の主システムリソースバスに結合した第一の主デ
    ータルータ、第一のミラープロセッサと第一のミラーシ
    ステムリソースバスに結合した第一のミラーデータルー
    タ、第二の主プロセッサと第二の主システムリソースバ
    スに結合した第二の主データルータ、及び第二のミラー
    プロセッサと第二のミラーシステムリソースバスに結合
    した第二のミラーデータルータを含み、それぞれのデー
    タルータがプロセッサをシステムリソースバスに結合す
    るデータスウィッチングロジックを含み、第一のデータ
    ルータは、第二のデータルータのデータスウィッチング
    ロジックを介して第二のシステムリソースバスに結合さ
    れ、第二のデータルータは、第一のデータルータのデー
    タスウィッチングロジックを介して第一のシステムリソ
    ースバスに結合されており、その方法が下記のステップ
    から成るもの： リードトランザクションを指定する同一のリード情報の
    、それぞれのプロセッサからそれぞれのプロセッサに結
    合されたデータルータへの送出であって、上記のリード
    情報がリードアドレスを含み、そのリードアドレスがリ
    ードデータの所在を指定する； 上記のリードトランザクションがどちらの組のシステム
    リソースバスに係わるものであるかを判断し、また、所
    在がシステムリソースバスの組に結合されたシステムリ
    ソースに対応するものであるかどうかを判断するための
    、上記のリードトランザクション中における上記の第一
    及び第二のデータルータ内での上記のリードアドレスの
    デコーディング； 上記の第一及び第二のデータルータによりデコードした
    上記のリードアドレスに従って行う、上記のリードトラ
    ンザクション中における上記の第一及び第二のデータル
    ータのデータスウィッチングロジックの構成； ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが上記の第一のシステムリソ
    ースバスの組に係わるものであり、所在が上記のシステ
    ムリソースバスの組に結合されたシステムリソースに対
    応するものであるときには、データを、第一のプロセッ
    サの内の一つから上記の第一のデータルータの内の一つ
    のデータスウィッチングロジック経由、また第二のプロ
    セッサの内の一つから上記の第二のデータルータの内の
    一つ及びもう一つの第一のデータルータのデータスウィ
    ッチングロジック経由、第一のシステムリソースバスの
    組に転送するように構成される；また、 ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが上記の第二のシステムリソ
    ースバスの組に係わるものであり、所在が上記のシステ
    ムリソースバスの組に結合されたシステムリソースに対
    応するものであるときには、データを、第一のプロセッ
    サの内の一つから上記の第一のデータルータの内の一つ
    及び第二のデータルータの内の一つのデータスウィッチ
    ングロジック経由、また上記の第二のプロセッサの内の
    一つからもう一つの第二のデータルータのデータスウィ
    ッチングロジック経由、上記の第二のシステムリソース
    バスの組に転送するように構成される； 上記のリードトランザクション中における、上記のそれ
    ぞれのプロセッサから、それぞれのプロセッサに結合さ
    れたデータルータへの、同一のリードアドレスの再送出
    ； 上記のリードトランザクションが上記の第一のシステム
    リソースバスの組に係わるものであり、所在が上記のシ
    ステムリソースバスの組に結合されたシステムリソース
    に対応するものであるときには、第一のシステムリソー
    スバスの組へ、また上記のリードトランザクションが上
    記の第二のシステムリソースバスの組に係わるものであ
    り、所在が上記のシステムリソースバスの組に結合され
    たシステムリソースに対応するものであるときには、第
    二のシステムリソースバスの組へ、上記の第一及び第二
    のデータルータ内の上記のデータスウィッチングロジッ
    ク経由で行う、上記のリードアドレスにより指定された
    上記の所在でのリードデータのアクセスを可能にするた
    めの、上記のリードトランザクション中に再送出された
    上記のリードアドレスの転送。 １２、請求範囲１１による方法で、さらに下記から成る
    もの： 上記のリードアドレスの転送後に、上記の第一及び第二
    のデータルータによりデコードした上記のリードアドレ
    スに従って行う、上記のリードトランザクション中にお
    ける上記の第一及び第二のデータルータのデータスウィ
    ッチングロジックの構成； ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが第一のシステムリソースバ
    スの組に係わるものであり、上記の所在がシステムリソ
    ースバスの組に結合されたシステムリソースに対応する
    ものであるときには、リードデータを、第一のシステム
    リソースバスの組から上記の第一データルータ双方のデ
    ータスウィッチングロジック経由、それぞれの第一のプ
    ロセッサへ、また第一のシステムリソースバスから第一
    のデータルータ双方及び第二のデータルータ双方のデー
    タスウィッチングロジック経由、それぞれの第二のプロ
    セッサへ、転送するように構成される：また、 ここで、上記のデータスウィッチングロジックは、上記
    のリードトランザクションが第二のシステムリソースバ
    スの組に係わるものであり、上記の所在が第二のシステ
    ムリソースバスの組に結合されたシステムリソースに対
    応するものであるときには、リードデータを、第二のシ
    ステムリソースバスの組から第二のデータルータ双方及
    び第一のデータルータ双方のデータスウィッチングロジ
    ック経由、それぞれの第一のプロセッサへ、また第二の
    システムリソースバスの組から第二データルータ双方の
    データスウィッチングロジック経由、それぞれの第二の
    プロセッサへ、転送するように構成される； 上記のリードアドレスを転送した後で、かつ上記のリー
    ドデータが上記の所在に対応するシステムリソースによ
    ってアクセスされた後に行う、上記のシステムリソース
    から、上記のシステムリソースに結合されたシステムリ
    ソースバスの組への、リードデータの送出； 上記の第一のプロセッサ双方及び第二のプロセッサ双方
    による上記のリードデータのアクセスを可能にするため
    に行う、上記のシステムリソースから送出された上記の
    リードデータの、第一のデータルータ双方及び第二のデ
    ータルータ双方の上記のデータスウィッチングロジック
    経由、上記の第一のプロセッサ双方及び第二のプロセッ
    サへ双方の転送。
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