JPH03182975A - 画像メモリ読み出し制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 画像処理装置、特にカラー画像処理装置の画像メモリ読
み出し制御方式に関し。

バンク槽底をもつプレーンピクセル方式の画像メモリに
おいてバンク槽底の利点を生かした高速アクセスを可能
にすることを目的とし。

画像メモリのメモリバンクの個数と同数の画素の各ソー
スデータを少くとも格納できる容量のレジスタファイル
を設け、メモリバンクの個数だけの連続する画素を単位
として各ソースデータのアドレスを、メモリバンクのア
クセスシーケンスが一巡するごとにソースデータの種類
ごとのアドレス領域を順次切替えるように発生して画像
メモリの読み出しアクセスを行い、読み出された画素の
ソースデータを前記レジスタファイルに順次格納し１画
像メモリから全てのソースデータの読み出しが完了した
画素ごとにそれらのソースデータをレジスタファイルか
らまとめて読み出して出力するよう構成した。

（産業上の利用分野） 本発明は１画像処理装置、特にカラー画像処理装置の画
像メモリ読み出し制御方式に関する。

近年コンピュータの進歩に伴い、カラー画像を扱うこと
ができるコンピュータが出現している。

カラー画像は白黒画像に比べると３倍の情報量を持って
いるため、データを蓄積する画像メモリの記憶容量も、
それに応じて莫大なものになっている。この３倍の情報
量をもつカラー画像をアイスプレイに表示するには、白
黒画像に比べて当然に３倍の動作速度が必要である。こ
の動作速度は。

画像メモリのアクセスに要する処理時間の大きさによっ
て大きな影響を受ける。本発明はこの画像メモリのアク
セスのうち読み出しアクセスを高速化する手段を提供す
る。

〔従来の技術〕

従来のカラー画像メモリ制御回路は、白黒の画像メモリ
制御回路の３倍のバス幅を用いてデータ転送を上げる方
法をとっていた。これにより理論的には白黒の表示とカ
ラーの表示の際のデータ転送速度は同しになった。また
低速のメモリを用いてデータの高速読み出しを可能にす
るために２画像処理の特徴である矩形処理を生かして、
アドレス分割によるインタリーブ方式をとって同時に処
理する連続画素のデータの読み出しを高速化する方法も
とられていた。

第４図は２画像メモリの基本的な構成を示す。

画素データは一般にピクセルと呼ばれ、カラー画像の場
合、Ｒ，Ｇ、Ｂの各カラー情報が含まれる。

たとえばＲ，Ｇ、Ｂの各カラー情報はそれぞれ８ビツト
のデータで表わされる。

ピクセルの格納方式には、第４図の（ａ）に示すように
Ｒ，Ｇ、Ｂの各カラー情報を画像メモリの同一アドレス
に立体的に格納するパックドピクセル方式と、第４図（
ｂ）に示すように、Ｒ，Ｇ、Ｂの各カラー情報を画像メ
モリの異なるアドレス領域に平面的に格納するプレーン
ピクセル方式とがある。

パックドピクセル方式の画像メモリは、１回のアクセス
で１画素の全てのカラー情報を読み出すことができ、ア
クセス制御が簡単であるため高速化が可能である。また
誤り訂正コードＥＣＣの付加も容易であるので、ＴＶ画
画情情報蓄積する場合など処理速度を重視するときに多
く用いられている。

一方、プレーンピクセル方式の画像メモリは。

画素ごとに全てのデータを読み出すためには少（とも３
回のアクセスが必要であり、ＥＣＣの付加もＲ，Ｇ、Ｂ
の各カラー情報ごとに行われるため効率的でない。しか
し画像のＲ，Ｇ、　　Ｂカラー情報を別々に取り出せる
ため１画像の色を任意に加工したい場合に多く用いられ
る。

第５図はプレーンピクセル方式の従来例装置の構成を概
念的に単純化して示したものである。図中、１０はイン
クリーブされた４パンク構戒の画像メモリ、１１は４個
のソースデータが格納できる４個のレジスタを含む１画
素分のデータ読出しレジスタ　１２はＸアドレス（ラス
ク内画素アドレス）を発生するＸアドレスカウンタ、１
３はカラー情報Ｒ，Ｇ、Ｂ別のソースデータが格納され
ているアドレス領域を選択するためのソースアドレスを
発生するソースカウンタ、１４はＹアドレス（ラスクア
ドレス）を発生ずるＹアドレスカウンタ、１５はＸアド
レスカウンタ１２にプリセット値を与えるＸスタートレ
ジスタ、１６はソースカウンタ１３にブリセント値を与
えるソースレジスタ　１７はＹアドレスカウンタ１４に
プリセット（直を与えるＹスタートレジスタ、１８はＸ
アドレスカウンタのＣＢ（チップイネーブル）端子をバ
ンク駆動用のストローブパルスとソースカウンタ１３の
キャリとの一致によって制御するＡＮＤ回路である。

動作開始時にＣＰＵよりＸスタートレジスタ１５　ソー
スレジスタ１６　　Ｙスタートレジスタ１７にプリセッ
ト値がセットされ、続いてプリセント信号がＸアドレス
カウンタ１２．ソースカウンタ１３．Ｙアドレスカウン
タ１４の各ＰＳ端子に与えられ、プリセットが行われて
、動作が開始される。

ソースカウンタ１３は、Ｒ６Ｇ、、Ｂ、のソースデータ
数分のストローブをカウントするとＡＮＤ回路１８にキ
ャリを送り、Ｘアドレスカウンタ１２を＋１カウントさ
せる。

Ｘアト°レスカウンク１２は、■ラスク内の全画素につ
いてアドレスを発生ずると、キャリをＹアドレスカウン
タ１４に送出し、Ｙアドレスを＋ｌカウントさせる。

このようにして９画像メモリ１０のバンク０〜３は順次
ストローブされるとともに各バンクにおいて、１つの画
素のＸアドレスについてソースアドレスが３回発生され
、Ｘアドレスを下位アドレスそしてソースアドレスを上
位アドレスとする異なる３つのバンク内アドレスによっ
て、　　Ｒ，ＣＢソースデータが格納されている各アド
レス領域が逐次アクセスされ、その結果Ｒ，Ｇ、Ｂのデ
ータ（以後、ソースデータという）が読み出されてデー
タ読出しレジスタ１１に格納される。データ読出しレジ
スタにＲ，Ｇ、Ｂのソースデータが揃った段階でまとめ
てバスへ並列出力される。

第６図および第７図は、従来のパックドピクセル方式と
プレーンピクセル方式の従来例における画像メモリのア
クセスのタイムチャートを示したものである。

第６図のパックドピクセル方式のタイムチャートでは、
アドレスとバンクアドレスとがマシンサイクルごとに連
続的に発生され、バンク０．　１２．３に分配されて、
各バンクからパックドピクセルのリードデータ（Ｄ　ｏ
、　Ｄ　＋、　Ｄ　２．・・・で表わされる）が順次出
力される。つまり高速読み出しか行われる 第７図のプレーンピクセル方式のタイムチャートは、第
５図の従来例装置に対応しており２画素のアドレスは４
マシンサイクルに１回変化させられる。また１パンク３
ストローブに１画素分の３つのＲ，Ｇ、Ｂアドレスが順
次発生される。これは各アドレス期間（メモリサイクル
）に同一バンクの他のアドレスをアクセスできないため
である。

したがって、１画素のデータアクセスに１２マシンサイ
クルが費されることになる。たとえばソースデータＲｏ
、　Ｇ　ｏ、　Ｂ　ｏがバンク０の順次のメモリサイク
ルに読み出されて第５図のデータ読出しレジスタ１１の
対応するレジスタ部分に格納されＤｏとしてハスヘー括
出力される。

（発明が解決しようとする課題） 従来のプレーンピクセル方式では１画像メモリがアドレ
スのバンク分割によるインタリーブ構成をとっていても
その機能を生かすことができず従来のパックドピクセル
方式にくらべてアクセス速度が大幅に低下するという問
題があった。

本発明は、バンク構成をもつプレーンピクセル方式の画
像メモリにおいて、バンク構成の利点を生かした高速ア
クセスを可能にすることを目的としている。

〔課題を解決するための手段〕

本発明は、バンク構成をもつプレーンピクセル方式の画
像メモリにおいて、従来１つの画素について同一バンク
内の各ソースデータを順次アクセスしてから次のバンク
の画素のアクセスに移行していたものを、各バンクの連
続アドレス画素の１種類のソースデータについて各バン
クのアクセスシーケンスを実行し１次に他のソースデー
タについて各バンクのアクセスシーケンスを実行するよ
うにして、バンク個数分の連続アドレスの□画素を単位
に逐次ソースデータをアクセスし、読み出された各ソー
スデータは全てレジスタファイルに格納しておいて、ソ
ースデータが揃った画素から順次出力するようにしたも
のである。

第１図は本発明の原理を例示的方法で示す説明図である
。

第１図の（ａ）において、１はバンクＯ〜３の４バンク
構成の画像メモリであり、各バンクにはそれぞれＲ，Ｇ
、Ｂの３種類のソースデータを格納する領域が別々に設
けられている。

２は画像メモリ１のバンクの個数と同数の画素の各ソー
スデータを格納できるレジスタ容量（この場合は４×３
）をもつレジスタファイルである。

３は１画素のｙ−スデータを格納できるデータ読出しレ
ジスタである。

第１図の（ｂ）は第１図（ａ）の構成におけるアクセス
制御方法を示したものである。

まず１画像メモリ１の各バンクのＲ領域についてＲ８，
Ｒ１，Ｒ２，Ｒ３のソースデータをアクセスし。

次にＧ領域についてＧ。、Ｃ，、、Ｇ２．Ｇ３のソース
データをアクセスし、その後Ｂ領域のＢ　０．　Ｂ　＋
、　Ｂ　ｚＢ、をアクセスする。

レジスタファイル２にはこれらのＲｏからＢ３のソース
データが各バンクから読み出され順次レジスタファイル
２に図示のように格納される。

Ｒｏ、　Ｇ　ｏ、　Ｂ　ｏの３つのソースデータの組が
揃った最初の画素のデータＤ。がレジスタファイル２か
らデータ読出しレジスタ３に読み出されてバスへ出力さ
れ、続いてソースデータが揃う画素のデータＤ　Ｉ＋　
Ｄ　２．　Ｄ　３が次々と出力される。

Ｄ３を出力した後、レジスタファイル２は空になり１次
のＲ１〜Ｒ，，０４〜Ｇ７，８４〜Ｂ７の各ソースデー
タをアクセスするシーケンスが同様に実行されて、Ｄ４
．ＤＳ、Ｄ６．Ｄ７カ咄力される。以下同様に行われる
。

〔作　用］ 本発明によれば２画像メモリを構成する各バンクはメモ
リサイクルごとに順次アクセスされるため　バンク構成
の画像メモリ本来のアクセス速度で順次の画素のソース
データを読み出すことができる。しかし１つの画素につ
いては、各ソースデータがバンクアクセスシーケンスの
一巡ごとに読み出されるため待ち時間が必要となるが、
バンクの個数分（この場合４個）の画素全体について平
均読み出し速度をとると、従来のブレーンピクセル方式
の読み出し制御方式にくらべて著しい向上が可能となる
。

［実施例］ 第２図に本発明の１実施例装置の構成を一部概念的に単
純化して示す。

第２図において、１０は画像メモリ、１１はブタ読み出
しレジスタ、１２はＸアドレスカウンタ　１３はソース
カウンタ１１４はＹアドレスカウンタ　１５はＸスター
トレジスタ、１６はソースレジスタ　１７はＹスタート
レジスタ、１８２１．２２．２３はＡＮＤ回路、１９は
レジスタファイル、２０は４進カウンタである。

なお第５図の従来例装置における要素と同し要素につい
ては同一の参照番号が付されており、動作機能の説明も
第５図におけるものが同様に適用できるので、特に必要
がない限り、ここでは重複する説明は省略される。

レジスタファイル１９は、４個の画素の各々についてＲ
，Ｇ、Ｂの各ソースデータを含む４個のソースデータを
格納できる４×４のレジスタ容量をもつ。

４進カウンタ２０はバンク０〜３の各アクセスをカウン
トし、４回のアクセスからなるアクセスシーケンスが完
了するとキャリをＡＮＤ回路１８と２１に送出し、Ｘア
ドレスカウンタ１２とソースカウンタ１３のＣＥ端子を
ＯＮにし、それぞれのカウンタを＋１カウントさせる。

つまりバンクアクセスが一巡するごとにソースカウンタ
１３を＋１して上位アドレスを更新し画像メモリ１０の
アクセス領域を次のソースデータ領域に切替えさせる（
たとえば第１図（ａ）のＲ領域からＧ領域へ、さらにＧ
領域からＢ領域へ）。

ソースカウンタ１３は、各画素に必要とされるソースデ
ータ数（３）をカウントすると、キャリをＡＮＤ回路１
８へ送出し、ＡＮＤ回路１８は３人力がＯＮのときＸア
ドレスカウンタ１２を＋１カウントする。これにより各
バンクにおいてＸアドレスは＋１される（たとえば第１
図の（ａ）ではＲ８からＲ６へ）。

レジスタファイル１９は２画像メモリＩＯのバンクアク
セスとアクセスされるソースデータＲＧ、　　Ｂの領域
種別に応してデータを書き込むレジスタ位置が制御され
る。そして各画素のＲ，ＣＢのソースデータが揃ったタ
イごングでそれらのソースデータＲ，Ｇ、Ｂの組を読み
出し１データ読出しレジスタ１１にセットする。データ
読出しレジスタ１１のＲ，Ｇ、Ｂのデータの組は次にバ
スへ送出される。

第３図は、第２図に示した１実施例装置の動作を説明す
るためのタイムチャー１・である。

図示のように、Ｒ，Ｇ、Ｂ、　・・・の各アドレス（Ｘ
アドレス）ごとにバンクＯ〜３のアクセスシーケンスが
実行され、リードされた結果のソースデータがレジスタ
ファイル１９にライトされ、４進カウンタ２０とＸアド
レスカウンタ１２の値が０となるごとにレジスタファイ
ル１９からり。〜Ｄ３の読み出しが行われる。

５ 〔発明の効果］ 本発明によれば、従来のプレーンビクセル方式による読
み出し制御の読み出し速度をほぼバンクの個数倍するこ
とができ１画像処理装置の性能を大幅に向上させること
ができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の１実施
例装置の構成図、第３図は本発明の１実施例装置のタイ
ムチャー１−、第４図は画像メモリの構成説明図、第５
図は従来例装置の構成図、第６図はパンクドピクセル方
式の従来例のタイムチャート５第７図はプレーンピクセ
ル方式の従来例のタイムチャートである。 第１図中 １：画像メモリ ２；レジスタファイル ３：データ読出しレジスタ

Claims (1)

1. 【特許請求の範囲】 画像空間における画素のアドレスは一次元アドレス形式
   をとり、その所定数の下位ビットによって定まる複数の
   メモリバンクにインタリーブ形式でアドレス分割され、
   また前記画素の各々は複数の異なる種類のソースデータ
   からなり、１つの画素の各ソースデータは同一のメモリ
   バンク内で種類ごとに定められた別々のアドレス領域に
   格納されている画像メモリを有する画像処理装置におい
   て、 前記画像メモリのメモリバンクの個数と同数の画素の各
   ソースデータを少くとも格納できる容量のレジスタファ
   イルを設け、 メモリバンクの個数だけの連続する画素を単位として各
   ソースデータのアドレスを、メモリバンクのアクセスシ
   ーケンスが一巡するごとにソースデータの種類ごとのア
   ドレス領域を順次切替えるように発生して画像メモリの
   読み出しアクセスを行い、読み出された画素のソースデ
   ータを前記レジスタファイルに順次格納し、画像メモリ
   から全てのソースデータの読み出しが完了した画素ごと
   にそれらのソースデータをレジスタファイルからまとめ
   て読み出して出力することを特徴とする画像メモリ読み
   出し制御方式。