JPH03183096A - Latching circuit for sense amplifier of dynamic random access memory - Google Patents
Latching circuit for sense amplifier of dynamic random access memoryInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野 ］
本発明は、ダイナミックランダムアクセスメモリ（以下
、ダイナミックラムと称す）のセンス増幅器用ラッチン
グ回路及びこれを利用したダイナミックラムに関するも
ので、とくに動作されるラッチング回路に供給されるラ
ッチング用コントロール信号の活性１ヒ前にラッチング
回路のラッチング回路＞′ｌ・の電位レベルをフローテ
ィング初期階段でビット線電位より低い電位レベルに降
下させてラッチング回路に供給されるラッチング用コン
トロール信号の活性ｆヒ直後に、上記ビット線感知動作
を始めるようにしたダイナミックラムのセンス増幅器用
ラッチング回路及びこれを利用したダイナミックラムに
関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a latching circuit for a sense amplifier of a dynamic random access memory (hereinafter referred to as a dynamic RAM) and a dynamic RAM using the same. Before the activation of the latching control signal supplied to the latching circuit, the potential level of the latching circuit>'l of the latching circuit is lowered to a potential level lower than the bit line potential by a floating initial step, and the signal is supplied to the latching circuit. The present invention relates to a dynamic RAM sense amplifier latching circuit that starts the bit line sensing operation immediately after activation of a latching control signal f, and a dynamic RAM using the same.
［従来の技術及び発明が解決しようとする課題 ］一般
的にダイナミックラムでメモリセルに貯蔵された情報を
センシングするためにはビット線充電電圧で充電された
Ｏ及び１−ビット線をビット線充電電圧源から分離させ
る。[Prior Art and Problems to be Solved by the Invention] Generally, in order to sense information stored in a memory cell in a dynamic RAM, the O and 1 bit lines charged with a bit line charging voltage are charged as bit lines. Separate from voltage source.
その後、センス増幅器用ラッチング回路のラッチングポ
イントの電位レベルをビット線充電泣で接地電位レベル
に降下させ、メモリセルに貯蔵された情報はセンスされ
る。それで、センス動作初期にラッチングポイントの電
位はセンス増幅器の交叉に接続された２つのＭＯＳＦＥ
Ｔが持つ閾値電圧まで降下された後、ラッチング回路に
供給されるラッチング用コントロール信号が十分に活性
化されなければならない、しかし、従来のダイナミック
ラムのセンス増幅器用ラッチング回路によると、センス
増幅器のセンス時間が増加するようになり、また、ラッ
チングポイントの電位が急激に接地を位に降下されるの
で、速いセンス動作が初期に誘導されセンス増幅器は電
位感知よりも電荷感知を行うことになる短所があった。Thereafter, the potential level of the latching point of the sense amplifier latching circuit is lowered to the ground potential level by charging the bit line, and the information stored in the memory cell is sensed. Therefore, at the beginning of the sense operation, the potential of the latching point is the voltage of the two MOSFEs connected to the intersection of the sense amplifier.
After T has been lowered to the threshold voltage, the latching control signal supplied to the latching circuit must be sufficiently activated. However, according to the conventional dynamic RAM sense amplifier latching circuit, the sense amplifier's sense As the time increases and the potential at the latching point is rapidly dropped below ground, a fast sensing operation is initially induced and the sense amplifier performs charge sensing rather than potential sensing. there were.
従って、本発明は上記の短所を解消して、ダイナミック
ラムの安定なセンス動作とその感知環を増加させるダイ
ナミックラムのセンス増幅器用ラッチング回路及び、こ
れを利用したダイナミックラムを提供するのにその目的
がある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a latching circuit for a sense amplifier of a dynamic RAM, which eliminates the above-mentioned disadvantages, and increases the stable sensing operation of the dynamic RAM and its sensing ring, and a dynamic RAM using the same. There is.
［課題を解決するための手段 ］
本発明によるダイナミックラムのセンス増幅器用ラッチ
回路の１つの特徴によると、
ビット線充電電圧を供給するためのビット線の充′Ｃｉ
ｔ圧源と、自体のＯ及び１−ビット線Ｂ０、Ｂ１等電位
にするための等１ヒ回路（５）と、自体にＯ及び１−ビ
ット線Ｂ０、Ｂｌを存して多数のメモリセルが配列され
ているメモリセルアレイ装置と、上記メモリセルアレイ
装置の０−ビット線ＢＯから接続されたφＳノードを有
するＮチャンネルセンス増幅ユニツｌ〜及び上記メモリ
アレイ装置の１−ビット線８１ から接続されたφＲノ
ードを有するＰチャンネルセンス増幅ユニットを具備す
るも、上記メモリセルアレイ装置内の選択されたメモリ
セルの情報をセンシングするためのセンス増幅器と、上
記φＲノード及び供給電源Ｖｃｃ端子間に接続され、そ
のゲート端子に供給されるラッチング用コントロール信
号φＳＰによってＯＮまたはＯＦＦされるＭＯＳＦＥＴ
Ｑ１０と、上記φＳノド及びφＲノード間に、そして
上記ビット線充電電圧源及び上記φＲノード間にそれぞ
れ接続されるも、それら各々のゲート端子に供給される
ラッチング用コントロール信号φＨＰによってＯＮまた
はＯＦＦされるＭＯＳＦＥＴ Ｑ１２とＱ５及び、上記
φＳノードに接続され、センス動作時に上記φＳノード
の電位レベルを接地電位レベルに降下させるためのセン
ス増幅器用ラッチング回路を備えるダイナミックラムに
於いて、
上記ラッチング回路の動作直前に、上記φＳノードの電
位レベルを予めビット線充電電位レベルよりも低いレベ
ルから順次に接地電位レベルまで降下させるための上記
ダイナミックラムのセンス増幅器用ラッチング回路は、
そのドレーン端子は接続点Ｐｌを通じて上記Ｎチャンネ
ルセンス増幅ユニットのφＳノードから接続され、その
ソース端子は接地され、そのゲートはラッチング用コン
トロール信号φＳＥを供給され、このは号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴ Ｑ２０と、
そのドレーン端子は上記接続点ＰＩ及びＰ２を経由して
上記φＳノードに接続され、そのソース端子は接続点Ｐ
４に接続され、ゲート端子を有するＭＯＳＦＥＴ Ｑ１
８と、そのドレーン端子は上記接続点Ｐ４を通じて上記
ＭＯＳＦＥＴ Ｑ１８のソース端子に接続され、互いに
直列接続するようになし、そのソース端子は接地され、
グーｌ一端子を有するＭＯＳＦＥＴ Ｑ１９と、そのド
レーン端子は上記接続点Ｐ１及びＰ２を通じてφＳノド
に接続され、そのソース端子は接続点Ｐ３を通じて上記
ＭＯＳＦＥＴＱ１８のゲート端子に接続され、ゲート端
子を有するＭＯＳＦＥＴ Ｑｌ５と、
そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
Ｔ Ｑｌ８及びＱｌ９の直列接続点Ｐ４に接続され、そ
のソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴ
Ｑｌ、９のグー１一端子に接続され、そのゲート端子は
接続点Ｐ８を通じて上記ＭＯＳＦＥＴ Ｑｌ５のゲート
端子に接続されるＭＯＳＦＥＴ Ｑｌ７と、
そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴ Ｑｌ８及びＱｌ９の直列接続点Ｐ４に接続され、
そのドレーン端子はピッｌ−線充電電圧源に接続され、
そのゲート端子間ＮＯＴゲートＧ１を経由してラッチン
グ用コントロール信号φＰＤＩ）［２を供給され、この
信号によりＯＮまたはＯＦＦされるＭＯＳＦＥＴ Ｑｌ
６と、ドレーン端子は供給電源Ｖｃｃ端子に接続され、
そのソース端子は上記接続点Ｐ３を通じて上記ＭＯＳＦ
ＥＴ Ｑｌ５のソース端子及びＭＯＳＦＥＴ Ｑｌ８の
ゲート端子にそれぞれ接続され、そのゲート端子は接続
点Ｐ８を通じて上記ＭＯＳＦＥＴ Ｑｌ５のゲート端子
及び上記間０５ＦＥＴ Ｑｌ７のゲート端子間の接続点
Ｐ８に相互接続され、そのゲートを通じて供給されるラ
ッチング用コントロール信号φＰＤＰによりＯＮまたは
ＯｆｆされるＭＯＳＦＥＴ Ｑ２１と、そのドレーン端
子は供給電源Ｖｃｃ端子に接続され、そのゲート端子は
ＮＯＴゲートＧ２を経由してラッチング用コントロール
信号φＳＥＯを供給され、そのソース端子は上記ＭＯＳ
ＦＥＴ Ｑｌ７のソース及びＭＯ５Ｆ［ＥＴ Ｑｌ９の
ゲート端子間の接続点Ｐ６に接続された接続点Ｐ７に接
続され上記コントロール信号によってＯＮまたはＯｆｆ
されるＭＯＳＦＥＴＱ１３と、
そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号φＰＤＩ’Ｅｌを供給され、その
ドレーン端子は上記接続点Ｐ７を通じてＭＯＳＦＥＴ
Ｑｌ３のソース端子に接続され相互間に直列接続され、
上記コンｌ−ロール信号によってＯＮまたはＯｆｆされ
るＭＯＳＦＥＴ Ｑ１４′ｃを備えることを特徴とする
本発明によるダイナミックラムのセンス増幅器用ラッチ
ング回路は上記センス増幅器用ラッチング回路に付着さ
れ、その入力端子は上記センス増幅器のＮチャンネルセ
ンス増幅ユニットのφＳノードから接続され、その出力
端子はその出力信号■を上記ＭＯＳＦＥＴ Ｑｌ４のゲ
ート端子に供給するように接続され、自体にラッチング
用コントロール信号φＰＤＰが供給されるように接続点
Ｐ９を通じて上記ＭＯＳＦＥＴ Ｑ２１のゲート端子に
接続されたシュミ・７１・トリガー回路を含むことを特
徴とする。[Means for Solving the Problems] According to one feature of the latch circuit for a dynamic RAM sense amplifier according to the present invention, charging of the bit line for supplying the bit line charging voltage is
A voltage source, an equal voltage circuit (5) for making the O and 1-bit lines B0 and B1 equal potential, and a large number of memory cells that have their own O and 1-bit lines B0 and Bl. is arranged, and an N-channel sense amplification unit l~ having a φS node connected to the 0-bit line BO of the memory cell array device and the 1-bit line 81 of the memory array device. The P-channel sense amplification unit having a φR node is connected between a sense amplifier for sensing information of a selected memory cell in the memory cell array device, the φR node and a power supply Vcc terminal, and the P-channel sense amplifier unit has a φR node. MOSFET that is turned on or off by the latching control signal φSP supplied to the gate terminal
Q10 is connected between the φS node and φR node, and between the bit line charging voltage source and the φR node, and is turned on or off by a latching control signal φHP supplied to their respective gate terminals. In a dynamic RAM including MOSFETs Q12 and Q5, and a sense amplifier latching circuit connected to the φS node and for lowering the potential level of the φS node to the ground potential level during sensing operation, the operation of the latching circuit is as follows: Immediately before, the sense amplifier latching circuit of the dynamic RAM for lowering the potential level of the φS node sequentially from a level lower than the bit line charging potential level to the ground potential level has its drain terminal connected through the connection point Pl. It is connected to the φS node of the N-channel sense amplification unit, its source terminal is grounded, and its gate is supplied with the latching control signal φSE.
Alternatively, MOSFET Q20 is turned off, its drain terminal is connected to the φS node via the connection points PI and P2, and its source terminal is connected to the connection point P.
4 and has a gate terminal MOSFET Q1
8, and its drain terminal is connected to the source terminal of the MOSFET Q18 through the connection point P4 so as to be connected in series with each other, and its source terminal is grounded,
MOSFET Q19 has one terminal, its drain terminal is connected to the φS node through the connection points P1 and P2, and its source terminal is connected to the gate terminal of the MOSFET Q18 through the connection point P3, and the MOSFET Q15 has a gate terminal. and its drain terminal connects to the above MOSFE through connection point P5.
T is connected to the series connection point P4 of Ql8 and Ql9, and its source terminal is connected to the above MOSFET through the connection point P6.
MOSFET Ql7, whose gate terminal is connected to the gate terminal of the MOSFET Ql5 through the connection point P8, and whose source terminal is connected to the MOSFET Ql5 through the connection point P5;
Connected to the series connection point P4 of ET Ql8 and Ql9,
Its drain terminal is connected to a pin line charging voltage source,
The MOSFET Ql is supplied with a latching control signal φPDI)[2 via the NOT gate G1 between its gate terminals, and is turned ON or OFF by this signal.
6, the drain terminal is connected to the supply power Vcc terminal,
Its source terminal is connected to the MOSFET through the connection point P3.
The gate terminal is connected to the source terminal of MOSFET Ql5 and the gate terminal of MOSFET Ql8, respectively, and its gate terminal is interconnected through a connection point P8 to a connection point P8 between the gate terminal of MOSFET Ql5 and the gate terminal of MOSFET Ql7, and its gate MOSFET Q21 is turned ON or OFF by the latching control signal φPDP supplied through the MOSFET Q21, its drain terminal is connected to the power supply Vcc terminal, and its gate terminal is supplied with the latching control signal φSEO via the NOT gate G2. , its source terminal is the above MOS
It is connected to the connection point P7, which is connected to the connection point P6 between the source of FET Ql7 and the gate terminal of MO5F [ET Ql9, and is turned on or off by the above control signal.
MOSFET Q13, whose source terminal is grounded, whose gate terminal is supplied with the latching control signal φPDI'El, and whose drain terminal is connected to the MOSFET Q13 through the connection point P7.
connected to the source terminal of Ql3 and connected in series between each other,
A dynamic RAM sense amplifier latching circuit according to the present invention, which is characterized by comprising a MOSFET Q14'c that is turned on or off by the control signal, is attached to the sense amplifier latching circuit, and its input terminal is connected to the sense amplifier latching circuit. It is connected to the φS node of the N-channel sense amplification unit of the sense amplifier, and its output terminal is connected to supply the output signal ■ to the gate terminal of the MOSFET Ql4, and the latching control signal φPDP is supplied to itself. The device is characterized in that it includes a Schmi-71 trigger circuit connected to the gate terminal of the MOSFET Q21 through a connection point P9.
本発明によるセンス増幅器用ラッチング回路を備えたダ
イナミックラムによると、
ビット線充電電圧を供給するためのビット線充電電圧源
と、自体のＯ及び１−ビット！！ Ｂ０、Ｂｌを等電位
にするための等化回路（５）と、
自体に０及び１−線８０．Ｂｌを有して多数のメモリセ
ルが配列されているメモリセルアレイ装置と５
上記メモリセルアレイ装置の０−ビット線ＢＯから接続
されたφＳノードを有するＮチャ〉・ネルセンス増幅ユ
ニット及び上記メモリセルアレイ装置の１−ビットｔｌ
Ｂ１から接続されたφＲノードを有するＰチャンネルセ
ンス増幅エニッ１〜を備えるも、上記メモリセルアレイ
装置内の選択されたメモリセルの情報をセンシングする
ためのセンス増幅器と、
上記φＲノードおよび供給電属Ｖｃｃ端子間に接続され
、そのゲート端子に供給されるラッチング用コントロー
ル信号φＳＰによってＯＮまたはｏｆｆされるＭＯＳＦ
ＥＴ Ｑ１０と、上記φＳノードおよびφＲノード間に
、そして上記ビット線充電電圧装置および上記φＲノー
ド間に接続されるも、それら各々のゲート端子に洪袷さ
れるラッチ用コントロール信号φＢＰによってＯＮまた
はＯＦＦされるＭＯＳＦＥＴ Ｑｌ２ 、 Ｑ５と、上
記７丁ノードに接続され上記上記１３°ノードの電位レ
ベルを予めビット線光を電位レベルよりも低い電位レベ
ルから順次に接地電位レベルまで降下させるためのセン
ス増幅器用ラッチング手段を備えるのを特徴とする。According to the dynamic RAM with a latching circuit for a sense amplifier according to the present invention, a bit line charging voltage source for supplying a bit line charging voltage and its own O and 1-bit! ! An equalization circuit (5) for making B0 and Bl equal potential, and a 0 and 1- line 80. 5. A memory cell array device in which a large number of memory cells are arranged with Bl; 1-bit tl
A P-channel sense amplifier any 1 having a φR node connected from B1 includes a sense amplifier for sensing information of a selected memory cell in the memory cell array device, and a sense amplifier for sensing information of a selected memory cell in the memory cell array device; A MOSF connected between terminals and turned on or off by a latching control signal φSP supplied to its gate terminal.
The ET Q10 is connected between the φS node and the φR node, and between the bit line charging voltage device and the φR node, and is turned on or off by the latch control signal φBP applied to their respective gate terminals. MOSFETs Ql2 and Q5 connected to the 7th node and used for a sense amplifier to lower the potential level of the 13° node in advance from a potential level lower than the potential level of the bit line light to the ground potential level in advance. It is characterized by comprising a latching means.
［実施例〕
以下、添付の図面を参照して、本発明の詳細な説明する
ことにする。[Example] Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
第１Ａ図は、従来のダイナミックラム（１００）のｙｉ
戒図で、その構成は次の通りである。ここで、周知すべ
きことは下記に記述されるＮ−ＭＯＳＦＥＴ及びＰ−）
［１ＳＦＥＴは、それぞれＮチャンネル及びＰチャンネ
ルを示す、また５本願では、本発明の説明のために第１
Ｂ、第２Ｂ及び第３Ｂ図に記述された全てのコントロー
ル信号、すなわちビット線充電コンｌ−ロール信号φＢ
Ｐ及び多数のラッチングコントロール信号φＳＥ、φＳ
ＥＯ、φＳＥ■、φＰＤＰ、φＰＤＰＥＩ 、■は公知
の制御信号供給源から各々の図面に示されたような時差
間隔を持って供給されるので、本発明の説明を簡略化す
るために上記公知の制御信号供給源の構成は本願では省
略されている。以後に、記述されるＯ及び１ビツト線Ｂ
Ｏ及びＢ１、φＳ及びφＲノードに一定なピ線光−線充
電電圧ＶＢＰを供給するためのビット線充電電圧源（４
）は、それらの１１及びＴ２端子を通じて等化回路（５
）に接続される１等化回路（５）は自体に構成されたＮ
−ＭＯＳＦＥＴ Ｑｌ及びＱ２をそれぞれ経由して自体
に形成された０及びｌ−ピッ！・線ＢＯ及びＩｌｌを通
じてメモリセルアレイ装Ｗ（１）に接続される。上記等
化回路（５）のＮ−ＭＯＳＦＥＴ Ｑｌ及びＱ２のソー
ス端子間にはＮ−ＭＯＳＦＥＴ Ｑ３ゲート端子が接続
され、それら全てのゲート端子等は相互接続されてビッ
ト線光電用制御！１ハ号φＢＰが供給される。従って、
上記等化回路（５）は上記ビット線充電用制御信号φＢ
Ｐによって自体に形成されたＯ及び１−ビット線ＢＯ及
びＢｌの電位レベルを等電αレベルに威す、上記メモリ
セルアレイ装置（１）のＯ−ビット線ＢＯはＮ−ＭＯＳ
ＦＥＴ Ｑ６及びＱ７が交差接続された、センス増幅器
（３）のＮチャンネルセンス増幅ユニツｌ−＜３Ａ）ノ
ｖｌノード及び、Ｐ−ＭＯＳＦＥＴ Ｑ８及びＱ９が交
差接続されたＰチャンネルセンス増幅ユニット（３Ｂ〉
のＮ４ノードにそれぞれ接続される。上記Ｎチャンネル
センス増幅ユニット（３Ａ〉には、上記メモリセルアレ
イ装置（１）からのＯ−ビット線ＢＯと接続された上記
Ｎ−ＭＯＳＦＥＴ Ｑ６（７）ドレーン端子がノードｖ
１を通じてＮ−ＭＯＳＦＥＴ Ｑ７のゲート端子に接続
される。また上記Ｎ−ＭＯＳＦＥＴ Ｑ６のゲート端子
及びソース端子はノードＮ３を通じて上記Ｎ−ＭＯＳＦ
ＥＴ Ｑ７のドレーン端子に、そしてまたＮｌノー ド
及びφＳノードを通じてソース端子にそれぞれ接続構成
される。Figure 1A shows the yi of a conventional dynamic ram (100).
It is a precept diagram, and its structure is as follows. Here, what should be known is the N-MOSFET and P-) described below.
[1 SFET indicates an N channel and a P channel, respectively, and in this application, the first SFET is used for explaining the present invention.
B, all control signals described in FIGS. 2B and 3B, i.e. bit line charge control l-roll signal φB
P and numerous latching control signals φSE, φS
Since EO, φSE■, φPDP, φPDPEI, and ■ are supplied from a known control signal source with time difference intervals as shown in each drawing, in order to simplify the explanation of the present invention, the above-mentioned known control signal sources are supplied. The configuration of the control signal source is omitted in this application. O and 1 bit line B described below
A bit line charging voltage source (4
) is connected to the equalization circuit (5) through their 11 and T2 terminals.
) is connected to N
- 0 and l-pi! formed on itself via MOSFETs Ql and Q2 respectively. - Connected to the memory cell array W(1) through lines BO and Ill. The gate terminal of N-MOSFET Q3 is connected between the source terminals of N-MOSFET Ql and Q2 of the equalization circuit (5), and all the gate terminals are interconnected to control the bit line photoelectric. No. 1 φBP is supplied. Therefore,
The equalization circuit (5) is connected to the bit line charging control signal φB.
The O-bit line BO of the memory cell array device (1) is an N-MOS which makes the potential level of the O- and 1-bit lines BO and Bl formed on itself by P to the isoelectric α level.
N-channel sense amplification unit l-<3A) node of the sense amplifier (3) in which FETs Q6 and Q7 are cross-connected, and a P-channel sense amplification unit (3B) in which P-MOSFETs Q8 and Q9 are cross-connected.
are connected to the N4 node of each node. In the N-channel sense amplification unit (3A), the drain terminal of the N-MOSFET Q6 (7) connected to the O-bit line BO from the memory cell array device (1) is connected to the node v
1 to the gate terminal of N-MOSFET Q7. Further, the gate terminal and source terminal of the N-MOSFET Q6 are connected to the N-MOSFET Q6 through the node N3.
It is configured to be connected to the drain terminal of ET Q7 and also to the source terminal through the Nl node and the φS node, respectively.
上記Ｐチャンネルセンス増幅ユニット（３０）には、上
記メモリセルアレイ装置（１〉からの１−ビット線Ｂｌ
と接続されたＰＭＤＳＦＥＴ Ｑ８のドレーン端子がＮ
４ノードを通じてＰ−ＭＯＳＦＥＴ Ｑ９のゲート端子
に接続される。上記ｒ’−ＭＯＳＦＥＴ Ｑ８のゲート
端子及びソス端子は上記Ｐ−ＭＯＳＦＥＴ Ｑ９のドレ
ーン端子に、そしてまたＮ２ノード及びφＲノードを通
じてソース端子にそれぞれ接続構成される。The P channel sense amplification unit (30) includes a 1-bit line Bl from the memory cell array device (1>).
The drain terminal of PMDSFET Q8 connected to N
It is connected to the gate terminal of P-MOSFET Q9 through 4 nodes. The gate terminal and sos terminal of the r'-MOSFET Q8 are connected to the drain terminal of the P-MOSFET Q9, and also to the source terminal through the N2 node and the φR node, respectively.
上記メモリセルアレイ装！（１）の１−ビット線Ｂｌは
上記ＰＭＯＳＦＥＴ Ｑ８及びＱ９が交差接続された、
上記センス増幅器（３）のＰチャンネルセンス増幅ユニ
ット（３Ｂ）のｖ２ノード及び上記Ｎ−ＭＯＳＦＥＴ
Ｑ６及びＱ７に交差接続された上記Ｐチャンネルセンス
増幅ユニット（３Ｂ）のＮ３ノーｊ：に接続される。上
記センス増幅器（３〉のＮチャンネルセンス増幅ユニッ
ト（３Ａ）とＰチャンネルセンス増幅ユニット（３Ｂ）
間には上記Ｎチャンネルセンス増幅ユニッＩ・（３Ａ）
のＮ−ＭＯＳＦＥＴ Ｑ６のソース端子に形成されたＮ
１ノードと上記Ｐチャンネルセンス増幅ユニット（７）
のＰ−ＭＯＦＥＴ Ｑ８のソース端子に形成されたＮ２
ノードを通じてＮ−ＭＯＳＦＥＴ Ｑｌ２が接続される
。The above memory cell array! The 1-bit line Bl of (1) is cross-connected with the PMOSFETs Q8 and Q9.
v2 node of the P-channel sense amplification unit (3B) of the sense amplifier (3) and the N-MOSFET
It is connected to the N3 node of the P-channel sense amplification unit (3B) cross-connected to Q6 and Q7. N-channel sense amplification unit (3A) and P-channel sense amplification unit (3B) of the above sense amplifier (3)
In between is the above N-channel sense amplification unit I (3A).
N-MOSFET formed at the source terminal of Q6
1 node and the above P channel sense amplification unit (7)
N2 formed at the source terminal of P-MOFET Q8
N-MOSFET Ql2 is connected through the node.
上記センス増幅器（３）内のＮｌノード及びＮ２ノード
はそれぞれＮ−ＭＯＳＦＥＴ Ｑ４及びＱ５をそれぞれ
経由してビット線充電電圧ＶＢＰが供給されるように上
記ビット線充電電圧源（４）に接続される。また、上記
センス増幅器（３）のＮチャンネルセンス増幅ユニッ１
−（３Ａ）のＮ１ノードはＮ−ＭＯＳＦＥＴ Ｑ７のソ
ース端子に形成されたφＳノードを通じてラッチング部
（２）のＮ−ＭＯＳＦＥＴ Ｑｌｌを経由して接地され
、上記Ｐチャンネルセンス増幅ユニット（３Ｂ）のＮ２
ノードはＰ−ＭＯＳＦＥＴ Ｑ９のソース端子に形成さ
れたφＲノードを通じてＰ−ＭＯＳＦＥＴ Ｑ１０を経
由して供給定源Ｖｃｃ端子にそれぞれ接続される。The Nl node and N2 node in the sense amplifier (3) are connected to the bit line charging voltage source (4) so that the bit line charging voltage VBP is supplied via N-MOSFETs Q4 and Q5, respectively. . Also, the N-channel sense amplification unit 1 of the sense amplifier (3)
- The N1 node of (3A) is grounded via the φS node formed at the source terminal of N-MOSFET Q7 and the N-MOSFET Qll of the latching section (2), and the N2 node of the P-channel sense amplification unit (3B)
The nodes are respectively connected to the supply constant source Vcc terminal via the P-MOSFET Q10 through the φR node formed at the source terminal of the P-MOSFET Q9.
上記ラッチング部（２）のＮ−ＭＯ５Ｉ’ＥＴ Ｑｌｌ
のゲート端子にはラッチング用コントロール信号φＳＥ
が供給され、上記Ｐ−ＭＯＳＦＥＴ ＱｌＯのゲート端
子にはラッチング用コントロール信号φＳＰが供給され
る。従って、上記Ｎ−ＭＯＳＦＥＴ Ｑｌｌ及びｒ’−
ＭＯＳＦＥＴ Ｑ１０それぞれは、それらゲート端子に
印加されるそれぞれのラッチング用コントロール信号φ
ＳＥ及びφＳＰによってそれぞれＯＮまたはＯｆｆされ
る。N-MO5I'ET Qll of the above latching part (2)
The latching control signal φSE is connected to the gate terminal of
is supplied, and a latching control signal φSP is supplied to the gate terminal of the P-MOSFET QlO. Therefore, the above N-MOSFET Qll and r'-
Each MOSFET Q10 receives a respective latching control signal φ applied to its gate terminal.
It is turned on or off by SE and φSP, respectively.
また、上記Ｎ−ＭＯ５Ｉ’ＥＴ Ｑｌ、Ｑ２．Ｑ３．Ｑ
４．Ｑ５及びＱｌ２のゲート端子は互いに接続されたま
まビット線充電用コントロール信号φＢＰを供給受ける
ように接続され、それによってこれらゲート端子に印加
される上記ビット線充電用コントロール信号φＢＰによ
って夫々ＯＮまたはＯｆｆされる。In addition, the above N-MO5I'ET Ql, Q2. Q3. Q
4. The gate terminals of Q5 and Ql2 are connected to each other so as to receive the bit line charging control signal φBP, and are thereby turned ON or OFF, respectively, by the bit line charging control signal φBP applied to these gate terminals. Ru.
ビット線充電電圧源（４）はＮ−ＭＯＳＦＥＴ Ｑｌ、
Ｑ２．Ｑ３．Ｑ４．Ｑ５及びＱｌ２の各ゲート端子に供
給されるビット線充電用コントロール信号φＢＰにより
、Ｏ及び１ピッ１−１１［１０及びＢｌとφＳ及びφＲ
ノードレベルをビット線充電電位レベルＶＢＰになるよ
うにさせる。The bit line charging voltage source (4) is an N-MOSFET Ql,
Q2. Q3. Q4. By the bit line charging control signal φBP supplied to each gate terminal of Q5 and Ql2, O and 1 pins 1-11 [10 and Bl, φS and φR
The node level is brought to the bit line charging potential level VBP.
その後、ワード線（図面に示さず）選択信号によってメ
モリセルアレイ装置（１）内の多数のメモリセル（図示
されず〉の中で１つのメモリセルが選択されると、この
選択されたメモリセルに貯蔵された情報内容が０及び１
−ビット線８０．Ｂｌを通じてセンス増幅器（３）のｖ
ｌ及びｖ２ノードに達することになる。Thereafter, when one memory cell is selected from a large number of memory cells (not shown) in the memory cell array device (1) by a word line (not shown) selection signal, the selected memory cell is Stored information content is 0 and 1
- bit line 80. v of the sense amplifier (3) through Bl
l and v2 nodes will be reached.
例えば、ｖ２ノードの電位がｖ１ノードの電位よりｖは
ど高いと仮定すルト、Ｎ−ＭＯ５Ｉ’ＥＴ Ｑ６がＯＮ
され、ラッチング回路（２）ノＮ−ＭＯＳＦＥＴ Ｑｌ
ｌのゲート端子に印加されるラッチング用コントロール
信号φＳ［が、“高（ハイ）”レベルの場合、Ｖｌノー
ド電位レベルは接地電位レベルになる。それと同時に、
Ｐ−ＭＯＳＦＥＴ Ｑ９がＯＮされ、Ｐ−ＭＯＳＦＥＴ
Ｑ１０のゲート端子に印加されるラッチング用コント
ロール信号φＳＰが“低（ロー）“レベルの場合、ｖ２
のノード電位は供給電源ＶｃｃＴＬ位レベルになる。従
って、センス増幅器（３〉は１°′とＯ”をセンスする
ことができる。For example, assuming that the potential of the v2 node is v higher than the potential of the v1 node, N-MO5I'ET Q6 is ON.
and latching circuit (2) no N-MOSFET Ql
When the latching control signal φS[ applied to the gate terminal of Vl is at a "high" level, the Vl node potential level becomes the ground potential level. At the same time,
P-MOSFET Q9 is turned on, and P-MOSFET
When the latching control signal φSP applied to the gate terminal of Q10 is at “low” level, v2
The node potential of is at the level of the supply power supply VccTL. Therefore, the sense amplifier (3) can sense 1°' and O''.
一方、上記ラッチング用コントロール信号φＳＥによる
８ノドの電位変１ヒを察すると次の通りである。On the other hand, the potential change of 8 nodes caused by the latching control signal φSE is as follows.
第１Ｂ図で、Ｔ１時間以前には上記φＳノードが論理的
“高パレベル状態を維持する。その後、ラッチング用コ
ントロール信号φＳＥが７２時間以後に論理的゛高パレ
ベル状ｆｌに遷移されると、上記φＳノードは徐々に“
Ｏ“■に降下され、メモリセルアレイ装置（１〉の０−
ビット線ＢＯが“’ｏｖ”になる、従って、第１図の構
成によると、すでに言及した上うにセンス増幅器（３）
のセンス時間が増加される短所がある。In FIG. 1B, the φS node maintains a logical high level state before time T1. Thereafter, when the latching control signal φSE is transitioned to a logical high level fl after 72 hours, the The φS node gradually becomes “
The memory cell array device (1>0-
The bit line BO becomes "'ov", therefore, according to the configuration of FIG. 1, the sense amplifier (3) as already mentioned
The disadvantage is that the sense time is increased.
従って、本発明は第１Ｂ図のＴ１乃至Ｔ２区間で、上記
φＳノード電位レベルを予めビット線充電電位レベルよ
りも低い電位レベルに降下させた後、７２時間以後に上
記φＳノード電位を接地電位レベルに降下させる技術で
ある。Therefore, the present invention lowers the φS node potential level in advance to a potential level lower than the bit line charging potential level in the period T1 to T2 in FIG. 1B, and then lowers the φS node potential to the ground potential level after 72 hours. This is a technique to lower the
第２Ａは本発明によるダイナミックラムのセンス増幅器
用ラッチング回路（１０）であって、その構成は第１Ａ
図及び第２Ｂ図を参照して説明することにする。即ち、
第１Ａ図でＮ−ＭＯＳＦＥＴ Ｑ４を除き、φＳノード
に接続されたラッチング回路（２）の代りに本発明によ
る第２Ａ図に示されたラッチング回路（ｌＯ）を接続す
る。No. 2A is a latching circuit (10) for a sense amplifier of a dynamic RAM according to the present invention, and its configuration is
This will be explained with reference to the figures and FIG. 2B. That is,
In FIG. 1A, the N-MOSFET Q4 is removed and the latching circuit (lO) according to the present invention shown in FIG. 2A is connected in place of the latching circuit (2) connected to the φS node.
本発明によるラッチング回路（１０）の構成は次の通り
である。The configuration of the latching circuit (10) according to the present invention is as follows.
ゲート端子に印加されるコンＩ・ロール信号φＳＥＩに
よりＯＮまたはＯｆｆされるＮ−ＭＯＳＦＥＴ Ｑ２０
のドレーン端子は接続点Ｐ１を通じてｍｌＡ図のセンス
増幅器（３）のＮチャンネルセンス増幅ユニットのφＳ
ノードに接続され、そのソース端子は接地される。−方
、上記φＳノードは接続点Ｔ２を通じ、直列接続点Ｐ４
を通じて、それをソース及びドレーン端子が互いに直列
接続化されているＮ−ＭＯＳＦＥＴ Ｑ１８及びＱ１９
を経由して接地される。また、上記ＮＭＯＳＦＥＴ Ｑ
１８ゲート端子は、ソース端子が接続点Ｐ３に接続され
ているＮ−ＭＯＳＦＥＴ Ｑ１５を経由して上記φＳノ
ードに帰還接続される。そして、上記Ｎ−ＭＯＳＦＥＴ
Ｑ１９のゲート端子は接続点Ｐ６を通じてドレーン端
子が供給電源Ｖｃｃ端子に接続されたＰ−ＭＯＳＦＥＴ
Ｑ１３のソース端子と、ソース端子が接続されている
Ｎ−ＭＯＳＦＥＴ Ｑ１４のドレーン端子間の直列接続
点Ｐ７に接続される。N-MOSFET Q20 that is turned on or off by the control I/roll signal φSEI applied to the gate terminal
The drain terminal of is connected to the φS of the N-channel sense amplification unit of the sense amplifier (3) in the mlA diagram through the connection point P1.
node and its source terminal is grounded. - On the other hand, the above φS node passes through the connection point T2, and the series connection point P4
through N-MOSFETs Q18 and Q19 whose source and drain terminals are connected in series with each other.
Grounded via. In addition, the above NMOSFET Q
The 18 gate terminal is feedback-connected to the φS node via an N-MOSFET Q15 whose source terminal is connected to the connection point P3. And the above N-MOSFET
The gate terminal of Q19 is a P-MOSFET whose drain terminal is connected to the power supply Vcc terminal through the connection point P6.
It is connected to a series connection point P7 between the source terminal of Q13 and the drain terminal of N-MOSFET Q14 to which the source terminal is connected.
そして、Ｎ−ＭＯＳＦＥＴ Ｑ１７は、そのソース端子
が接続された上記Ｎ−ＭＯＳＦＥＴ Ｑ１９のゲート端
子からの接続点Ｐ６と、上記Ｎ−ＭＯＳＦＥＴＱ１８及
びＱ１９間の直列接続点Ｐ４に接続された接続点１５間
に接続される。そして、上記Ｎ−ＭＯ５Ｉ”ＥＴ Ｑ１
７のゲート端子はラッチング用コントロール信号φＰＤ
Ｐが供給されるように接続点Ｐ８及びＰ９を通じて上記
Ｎ−ＭＯＳＦＥＴ Ｑ１５のゲート端子と上記Ｐ−ＭＯ
ＳＦＥＴＱ２１のゲート端子にそれぞれ接続される。The N-MOSFET Q17 is connected between a connection point P6 from the gate terminal of the N-MOSFET Q19 to which its source terminal is connected and a connection point 15 connected to the series connection point P4 between the N-MOSFETs Q18 and Q19. connected to. And the above N-MO5I"ET Q1
The gate terminal of 7 is the latching control signal φPD.
The gate terminal of the N-MOSFET Q15 and the P-MOSFET are connected through connection points P8 and P9 so that P is supplied to the gate terminal of the N-MOSFET Q15 and the
Each is connected to the gate terminal of SFETQ21.
また、上記Ｎ−ＭＯＳＦＥＴ Ｑ１８．Ｑ１９及び０１
７間の接続点Ｐ５にはＰ−ＭＯＳＦＥＴ Ｑ１６のソー
ス端子が接続される。In addition, the above N-MOSFET Q18. Q19 and 01
The source terminal of P-MOSFET Q16 is connected to the connection point P5 between the two.
上記Ｐ−ＭＯＳＦＥＴ Ｑ１６のゲート端子にはＮＯＴ
論理ゲートＧｌを経由して、ラッチング用コントロール
信号■が供給され、それによって上記コントロールは号
ラッチング用■によってビット線充電電圧−ＶＢＰがそ
のトレーン端子を通じて供給されるようにする。The gate terminal of the above P-MOSFET Q16 is NOT
Via the logic gate Gl, a latching control signal 2 is supplied, whereby the control causes the bit line charging voltage -VBP to be supplied through its train terminal by the latching control signal 2.
うにする。I will do it.
ｊＴ、コントロール信号φＩ”ＤＰ ｌ３号により上記
コンｌ−ロール信号φＰＤＰが“低ルベルの時、上記Ｐ
−ＭＯＳＦＥＴ Ｑ２１を、または上記コントロール信
号が“高°ルベルの時、Ｎ−ＭＯ５ＦＩＥＴ Ｑ１５及
びＱ１７を選択的にＯＮまたはＯｆｆさせる。ラッチン
グコントロール信号φＳＥＯはＮＯＴ論理ゲートＧ２を
経由して上記ｒ’−ＭＯＳＦＥＴ Ｑ１３のゲート端子
に、そして、ラッチング用コントロール信号φＰＤＰＥ
Ｉは上記Ｎ−ＭＯＳＦＥＴ Ｑ１４のゲート端子にそれ
ぞれ供給される。従ってそれら各々ゲート端子に印加さ
れるそれぞれのラッチング用コントロール信号φＳＥＯ
及びφＰＤＰＥＩにより、上記Ｐ−ＭＯＳＦＥＴ Ｑ１
３及びＮ−）［］５ＦＥＴ Ｑ１４がＯＮまたはＯＦＦ
される。jT, control signal φI"DP When the control signal φPDP is low level by No. 13, the above P
- MOSFET Q21, or when the control signal is at a high level, selectively turns on or off the N-MO5FIETs Q15 and Q17.The latching control signal φSEO is applied to the r'-MOSFET via the NOT logic gate G2. to the gate terminal of Q13, and the latching control signal φPDPE.
I is respectively supplied to the gate terminal of the N-MOSFET Q14. Therefore, the respective latching control signals φSEO applied to their respective gate terminals
and φPDPEI, the above P-MOSFET Q1
3 and N-)[]5FET Q14 is ON or OFF
be done.
一方、上記の構成による回路動作を察すると次の通りで
ある。第２Ｂ図で、Ｔ１区間以前には上記Ｐ−ＭＯＳＦ
ＥＴ Ｑ２１及びＱ１６、そしてＮ−ＭＯＳＦＥＴ Ｑ
１８がＯＮされ、φＳノードの電位は第１Ｂ図と同一に
ビット線充電電位ＶＢＰ （＝Ｖｃｃ／２＞になる、ま
た、Ｔ１ないしＴ２区間、即ち、ＴＳＥ区間で、Ｐ−Ｍ
ＯＳＦＥＴ Ｑ１３及びＱ１４がＯｆｆになり、Ｎ−Ｍ
ＯＳＦＥＴ Ｑ１５及びＱ１７がＯＮされると、Ｎ−Ｍ
ＯＳＦＥＴ Ｑ１８及びＱ１９はダイオードとして動作
し、上記φＳノード電位はＮ−ＭＯＳＦＥＴ Ｑ１８及
びＱ１９が有する閾値電圧の和（ＵＢＰＩ ）まで降下
される。On the other hand, the operation of the circuit with the above configuration is as follows. In Figure 2B, before the T1 section, the above P-MOSF
ET Q21 and Q16, and N-MOSFET Q
18 is turned on, and the potential of the φS node becomes the bit line charging potential VBP (=Vcc/2>), which is the same as in FIG.
OSFET Q13 and Q14 are turned off and N-M
When OSFET Q15 and Q17 are turned on, N-M
OSFETs Q18 and Q19 operate as diodes, and the φS node potential is lowered to the sum (UBPI) of the threshold voltages of N-MOSFETs Q18 and Q19.
Ｔ２乃至１３区間で、上記Ｎ−ＭＯＳＦＥＴ Ｑ１５及
びＱ１７がＯｆｆされ、上記Ｐ−ＭＯＳＦＥＴ Ｑ２１
及びＱ１３がＯＮされると、上記Ｎ−ＭＯＳＦＥＴＱ１
８及びＱ１９はＯＮされ、上記φＳノード電位レベルは
上記ＴＳＢ区間での電位ＶＥＰＩからＶＢＰ２まで降下
される。その後、Ｔ３乃至Ｔ４区間でラッチング用コン
トロール信号φＳＥＩが供給電源Ｖｃｃレベル状態にな
ると、Ｎ−ＭＯＳＦＥＴ Ｑ２０がＯＮされ、φＳノー
ド電位レベルは°’Ｏ”Ｖに降下される。結局完全なセ
ンス動作が遂行されるようにする。In the section T2 to T13, the N-MOSFETs Q15 and Q17 are turned off, and the P-MOSFET Q21 is turned off.
When Q13 and Q13 are turned on, the above N-MOSFETQ1
8 and Q19 are turned on, and the potential level of the φS node is lowered from the potential VEPI in the TSB interval to VBP2. Thereafter, when the latching control signal φSEI reaches the supply power supply Vcc level in the period T3 to T4, the N-MOSFET Q20 is turned on and the φS node potential level is lowered to °'O”V. Eventually, a complete sensing operation is completed. ensure that it is carried out.
ここで、上記第１時間ＴＩは上記φＳノード電位レベル
がビット線充電電圧の電位レベルから下降を始める時間
であり、第２時間Ｔ２は上記φＳノード電位レベルが上
記Ｎ−ＭＯＳＦＥＴ Ｑ１８及びＱ１９が有する閾ｇｉ
電圧の和まで下降する時間であり、上記第３時間Ｔ３は
上記φＳノード電位レベルが接地レベル直前まで最終的
に下降する時間であり、第４時間Ｔ４は上記φＳノード
電位レベルが接地レベルを保持する時間である。Here, the first time TI is the time when the φS node potential level starts to fall from the potential level of the bit line charging voltage, and the second time T2 is the time when the φS node potential level is the time that the N-MOSFETs Q18 and Q19 have. threshold gi
The third time T3 is the time when the φS node potential level finally falls to just before the ground level, and the fourth time T4 is the time when the φS node potential level maintains the ground level. It's time to do it.
第３Ａ図は本発明による一実施例であり第３Ｂ図を参照
して説明することにする０本実施例はＴ２時間以前に上
記φＳノード電位レベルが０−ビット線ＢＯに充電され
た電圧（例えば、ＶＢＰ／２．ＶＣＣ／２）でセンス増
幅器（３）のＮチャンネルセンス増幅ユニット（３Ａ）
のＮ−ＭＯＳＦＥＴ Ｑ６が有する閾値電圧以下に降下
され、それによってメモリセルアレイ装！（１）の選択
されたメモリセルからの信号電圧が０−ビット線ＢＯに
伝達される前にセンス増幅器（３）が予めセンス動作を
行うようになる誤動作を防止するためである。FIG. 3A shows an embodiment according to the present invention, which will be described with reference to FIG. For example, N-channel sense amplification unit (3A) of sense amplifier (3) at VBP/2.VCC/2)
is lowered below the threshold voltage of N-MOSFET Q6, thereby lowering the memory cell array device! This is to prevent a malfunction in which the sense amplifier (3) performs a sensing operation before the signal voltage from the selected memory cell (1) is transmitted to the 0-bit line BO.
まず、そのｔｇ戒は次の通りである。第１図のセンス増
幅器（３）のφＳノードから接続され、その出力端子は
上記ラッチング回路（ｌＯ）を経由し、再び上記φＳノ
ードに帰還接続されるシュミットトリガ−回路（２０）
で構成される。一方、上記シュミットｊ・リガー回路（
２０〉にはラッチング用コントロール信号φＰＤＰが供
給されるように第２Ａ図の接続点Ｐ９を通じてＰ−ＭＯ
ＳＦＥＴ Ｑ２１のゲ−１・端子に接続される。First, the TG precept is as follows. A Schmitt trigger circuit (20) connected to the φS node of the sense amplifier (3) in FIG. 1, whose output terminal is connected back to the φS node via the latching circuit (lO).
Consists of. On the other hand, the above Schmidt J-Rigger circuit (
20> is supplied with the latching control signal φPDP through the connection point P9 in FIG. 2A.
Connected to the gate 1 terminal of SFET Q21.
その動作を第２Ａ図及び第３Ａ図、第３Ｂ図を参照して
説明すると次の通りである。シュミットＩ・リガー回路
（２０）により、上記センス増幅器（３）のＮ−ＭＯＳ
ＦＥＴ Ｑ６が有する閾値電圧以下のφＳノード電位レ
ベルがφＳノードで検出されると、上記シュミットトリ
ガー回路（２０）の出力■は第３Ｂ図のＴＡＥ区間で論
理的゛高゛°レベル信号となり、この信号は上記第２Ａ
図のラッチング回路（ｌＯ）のＮ−ＭＯＳＦＥＴ Ｑ１
４のゲート端子に印加される。The operation will be explained below with reference to FIGS. 2A, 3A, and 3B. The Schmitt I Rigger circuit (20) allows the N-MOS of the sense amplifier (3) to
When the φS node potential level below the threshold voltage of FET Q6 is detected at the φS node, the output ■ of the Schmitt trigger circuit (20) becomes a logical high level signal in the TAE section of FIG. 3B, and this The signal is the 2nd A above.
N-MOSFET Q1 of the latching circuit (lO) in the figure
It is applied to the gate terminal of 4.
従って、上記Ｎ−ＭＯ５ＦＩＥＴ Ｑ１４がＯＮになる
と、 Ｎ−ＭＯＳＦＥＴ Ｑ１９はＯＩ”Ｆされ、３
Ｂ図の上記ＴＡＥ区間でφＳ電位はこれ以上降下されな
い、この区間より以後にはコントロール信号φＳＥＯが
高”レベルになり、７面が°°低”レベルになると、上
記Ｎ−ＭＯＳＦＥＴＱ１９はＯＮになる。Therefore, when the above N-MO5FIET Q14 is turned ON, N-MOSFET Q19 is OI"F, and 3
The φS potential is not lowered any further in the above TAE section of Figure B. After this section, the control signal φSEO becomes high" level, and when the 7th plane becomes °° low" level, the above N-MOSFET Q19 is turned on. .
従って、センス増幅器（３）が望むセンス動作が遂行さ
れ、前述のようなセンス増幅器（３）の誤動作を防止す
ることができる。Therefore, the desired sensing operation of the sense amplifier (3) is performed, and the above-described malfunction of the sense amplifier (3) can be prevented.
［発明の効果 ］
上述のとおり本発明によると、センス増幅器のセンス動
作の開始後、ラッチング部のφＳノード電位レベルをビ
ット線充電電位Ｖ［ｌＰから閾値電圧レベルまで降下さ
せるのに所耗される時間を減少できるので、非常に速い
ビット線感知動作を遂行することができ、感知能力を向
上させ得る卓越な効果がある。[Effects of the Invention] As described above, according to the present invention, after the start of the sensing operation of the sense amplifier, the φS node potential level of the latching section is consumed to drop from the bit line charging potential V[lP to the threshold voltage level. Since the time can be reduced, a very fast bit line sensing operation can be performed, which has a significant effect of improving the sensing capability.
第１Ａ図は従来のダイナミックラムの構成図、第１Ｂは
第１Ａ図の動作説明のための電圧波形図、第２Ａ図は本
発明によるダイナミックラムのセンス増幅器用ラッチン
グ回路、
第２Ｂｌ］は第２Ａ図のダイナミックラムのセンス増幅
器用ラッチング回路の動作説明のための電圧波形図、第
３Ａ図は本発明による１実施例図、
第３Ｂ図は第３Ａ図の１実施例の動作説明の電圧波形図
、ｌ：メモリセルアレイ装置 ２，１０：ラッチン
グ回路３；センス増幅器 ２０；シュミット
トリガ−回路１００：ダイナミックラム
Ｑ 〉
〉 ０
０ 〉
〉 ０
〉
１岨
第
３
図
第
図
手
続
補
正
書
彷カ
平成２年１２月２６日
２、発明の名称
ダイナミックランダムアクセスメモリのセンス増幅器用
ラッチング回路３、補正をする者
事件との関係FIG. 1A is a configuration diagram of a conventional dynamic RAM, FIG. 1B is a voltage waveform diagram for explaining the operation of FIG. 1A, FIG. 2A is a latching circuit for a sense amplifier of a dynamic RAM according to the present invention, and FIG. Figure 3A is a voltage waveform diagram for explaining the operation of the dynamic RAM sense amplifier latching circuit shown in the figure, Figure 3A is a diagram of one embodiment according to the present invention, and Figure 3B is a voltage waveform diagram for explaining the operation of one embodiment of Figure 3A. , l: Memory cell array device 2, 10: Latching circuit 3; Sense amplifier 20; Schmitt trigger circuit 100: Dynamic RAM Q 〉 〉 0 0 〉 〉 0 〉 December 26th 2, Name of invention Latching circuit for sense amplifier of dynamic random access memory 3, Relationship with the case of the person making the correction
Claims (1)
電圧源と、自体の０及び１−ビット線Ｂ０、Ｂ１を等電
位にするための等化回路（５）と、自体に０及び１−ビ
ット線Ｂ０、Ｂ１を有して多数のメモリセルが配列され
ているメモリセルアレイ装置と、上記メモリセルアレイ
装置の０−ビット線Ｂ０から接続された■ノードを有す
るＮチャンネルセンス増幅ユニット及び上記メモリアレ
イ装置の１−ビット線Ｂ１から接続されたφＲノードを
有するＰチャンネルセンス増幅ユニットを備え、かつ上
記メモリセルアレイ装置内の選択されたメモリセルの情
報をセンシングするためのセンス増幅器と、上記φＲノ
ード及び供給電源Ｖｃｃ端子間に接続され、そのゲート
端子に供給されるラッチング用コントロール信号φＳＰ
によってＯＮまたはＯＦＦされるＭＯＳＦＥＴＱ１０と
、上記■ノード及びφＲノード間に、そして上記ビット
線充電電圧源及び上記φＲノード間にそれぞれ接続され
、かつそれら各々のゲート端子に供給されるラッチング
用コントロール信号φＢＰによってＯＮまたはＯＦＦさ
れるＭＯＳＦＥＴＱ１２およびＱ５と、上記■ノードに
接続され、センス動作時に上記■ノードの電位レベルを
接地電位レベルに降下させるためのセンス増幅器用ラッ
チング回路とを備えるダイナミックランダムアクセスメ
モリに於いて、上記ラッチング回路の動作直前に、上記
■ノードの電位レベルを予めビット線充電電位レベルよ
りも低いレベルから順次に接地電位レベルまで降下させ
るための上記ダイナミックランダムアクセスメモリのセ
ンス増幅器用ラッチング回路は、そのドレーン端子は接
続点Ｐ１を通じて上記Ｎチャンネルセンス増幅ユニット
の■ノードから接続され、そのソース端子は接地され、
そのゲートはラッチング用コントロール信号φＳＥＩを
供給され、この信号によってＯＮまたはＯＦＦされるＮ
ＯＳＦＥＴＱ２０と、 そのドレーン端子は上記接続点Ｐ１及びＰ２を経由して
上記■ノードに接続され、そのソース端子は接続点Ｐ４
に接続され、ゲート端子を有するＭＯＳＦＥＴＱ１８と
、そのドレーン端子は上記接続点Ｐ４を通じて上記ＭＯ
ＳＦＥＴＱ１８のソース端子に接続され、互いに直列接
続するようになし、そのソース端子は接地され、ゲート
端子を有するＭＯＳＦＥＴＱ１９と、そのドレーン端子
は上記接続点Ｐ１及びＰ２を通じて■ノードに接続され
、そのソース端子は接続点Ｐ３を通じて上記ＭＯＳＦＥ
ＴＱ１８のゲート端子に接続され、ゲート端子を有する
ＭＯＳＦＥＴＱ１５と、 そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
ＴＱ１８及びＱ１９の直列接続点Ｐ４に接続され、その
ソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴＱ１
９のゲート端子に接続され、そのゲート端子は接続点Ｐ
８を通じて上記ＭＯＳＦＥＴＱ１５のゲート端子に接続
されるＭＯＳＦＥＴＱ１７と、 そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴＱ１８及びＱ１９の直列接続点Ｐ４に接続され、そ
のドレーン端子はＮＯＴゲートＧ１を経由してラッチン
グ用コントロール信号■を供給され、この信号によりＯ
ＮまたはＯＦＦされるＭＯＳＦＥＴＱ１６と、 ドレーン端子は供給電源Ｖｃｃ端子に接続され、そのソ
ース端子は上記接続点Ｐ３を通じて上記ＭＯＳＦＥＴＱ
１５のソース端子及びＭＯＳＦＥＴＱ１８のゲート端子
にそれぞれ接続され、そのゲート端子は接続点Ｐ８を通
じて上記ＭＯＳＦＥＴＱ１５のゲート端子及び上記ＭＯ
ＳＦＥＴＱ１７のゲート端子間の接続点Ｐ８に相互接続
され、そのゲートを通じて供給されるラッチング用コン
トロール信号φＰＤＰによりＯＮまたはＯｆｆされるＭ
ＯＳＦＥＴＱ２１と、そのドレーン端子は供給電源Ｖｃ
ｃ端子に接続され、そのゲート端子はＮＯＴゲートＧ２
を経由してラッチング用コントロール信号φＳＥＯを供
給され、そのソース端子は上記ＭＯＳＦＥＴＱ１７のソ
ース及びＭＯＳＦＥＴＱ１９のゲート端子間の接続点Ｐ
６に接続された接続点Ｐ７に接続され上記第１信号によ
ってＯＮまたはＯｆｆされるＭＯＳＦＥＴＱ１３と、 そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号■を供給され、そのドレーン端子
は上記接続点Ｐ７を通じてＭＯＳＦＥＴＱ１３のソース
端子に接続され相互間に直列接続され、上記コントロー
ル信号によつてＯＮまたはＯｆｆされるＭＯＳＦＥＴＱ
１４を備えることを特徴とするダイナミックランダムア
クセスメモリのセンス増幅器用ラッチング回路。 ２、第１項に於いて、 上記ＭＯＳＦＥＴＱ５、Ｑ１２、Ｑ１４、Ｑ１５、Ｑ１
７、Ｑ１８、Ｑ１９及びＱ２０はＮチャンネルＭＯＳＦ
ＥＴであることを特徴とするダイナミックランダムアク
セスメモリのセンス増幅器用ラッチング回路、３、第１
項に於いて、 上記ＭＯＳＦＥＴＱ１０、Ｑ１３、Ｑ１６及びＱ２１は
ＰチャンネルＭＯＳＦＥＴであることを特徴とするダイ
ナミックランダムアクセスメモリのセンス増幅器用ラッ
チング回路、 ４、第１項に於いて、 上記センス増幅器用ラッチング回路は、 その入力端子は上記センス増幅器のＮチャンネルセンス
増幅ユニットの■ノードから接続され、その出力端子は
その出力信号■を上記ＭＯＳＦＥＴＱ１４のゲート端子
に供給するように接続され、自体にラッチング用コント
ロール信号φＰＤＰが供給されるように接続点Ｐ９を通
じて上記ＭＯＳＦＥＴＱ２１のゲート端子に接続された
シュミットトリガー回路を含むことを特徴とするダイナ
ミックランダムアクセスメモリのセンス増幅器用ラッチ
ング回路。 ５、センス増幅器用ラッチング回路を備えたダイナミッ
クランダムアクセスメモリに於いて、 ビット線充電電圧を供給するためのビット線充電電圧源
と、自体の０及び１−ビット線Ｂ０、Ｂ１を等電位にす
るための等比回路（５）と、 自体に０及び１−ビット線Ｂ０、Ｂ１を有して多数のメ
モリセルが配列されているメモリセルアレイ装置と、上
記メモリセルアレイ装置の０−ビット線Ｂ０から接続さ
れた■ノードを有するＮチャンネルセンス増幅ユニット
及び上記メモリセルアレイ装置の１−ビットＢ１から接
続されたφＲノードを有するＰチャンネルセンス増幅ユ
ニットを備え、かつ上記メモリセルアレイ装置内の選択
されたメモリセルの情報をセンシングするためのセンス
増幅器と、 上記φＲノードおよび供給電源Ｖｃｃ端子間に接続され
、そのゲート端子に供給されるラッチング用コントロー
ル信号φＳＰによってＯＮまたはＯＦＦされるＭＯＳＦ
ＥＴＱ１０と、上記■ノードおよびφＲノード間に、そ
して上記ビット線充電電圧装置および上記φＲノード間
に接続され、かつそれら各々のゲート端子に供給される
ラッチ用コントロール信号φＢＰによってＯＮまたはＯ
ＦＦされるＭＯＳＦＥＴＱ１２、Ｑ５と、上記■ノード
に接続され上記■ノードの電位レベルを予めビット線充
電電位レベルよりも低い電位レベルから順次に接地電位
レベルまで降下させるためのセンス増幅器用ラッチング
手段を備え、上記ラッチング手段は、 そのドレーン端子は接続点Ｐ１を通じて上記Ｎチャンネ
ルセンス増幅ユニットの■ノードから接続されて、その
ソース端子に接地され、そのゲートはラッチング用コン
トロール信号φＳＥを供給され、その信号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴＱ２０と、 そのドレーン端子は上記接続点Ｐ１およびＰ２を経由し
て上記■ノードに接続され、そのソース端子は接続点Ｐ
４に接続され、ゲート端子を有するＭＯＳＦＥＴＱ１８
と、そのドレーン端子は上記Ｐ４を通じて上記ＭＯＳＦ
ＥＴＱ１８のソース端子に接続されて互いに直列接続さ
れるようにし、そのソース端子は接地され、ゲート端子
を有するＭＯＳＦＥＴＱ１９と、そのドレーン端子は上
記接続点Ｐ１およびＰ２を通じて■ノードに接続され、
そのソース端子は接続点Ｐ３を通じて上記ＭＯＳＦＥＴ
Ｑ１８のゲート端子に接続され、ゲート端子を有するＭ
ＯＳＦＥＴＱ１５と、 そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
ＴＱ１８およびＱ１９の直列接続点Ｐ４に接続され、そ
のソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴＱ
１９のゲート端子に接続され、そのゲート端子は接続点
Ｐ８を通じて上記ＭＯＳＦＥＴＱ１５のゲート端子に接
続されるＭＯＳＦＥＴＱ１７と、 そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴＱ１８およびＱ１９の直列接続点Ｐ４に接続され、
そのドレーン端子はビット線充電電圧源に接続され、そ
のゲート端子はＮＯＴゲートＧ１を経由してラッチング
用コントロール信号■供給され、この信号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴＱ１６と、ドレーン端
子は供給電源Ｖｃｃ端子に接続され、そのソース端子は
上記接続点Ｐ３を通じて上記ＭＯＳＦＥＴＱ１５のソー
ス端子およびＭＯＳＦＥＴＱ１８のゲート端子にそれぞ
れ接続され、そのゲート端子は接続点Ｐ８を通じて上記
ＭＯＳＦＥＴＱ１５のゲート端子および上記ＭＯＳＦＥ
ＴＱ１７のゲート端子間の接続点Ｐ８に相互接続され、
そのゲートを通じてラッチング用コントロール信号φＰ
ＤＰを供給され、この信号によってＯＮまたはＯＦＦさ
れるＭＯＳＦＥＴＱ２１と、そのドレーン端子は供給電
源Ｖｃｃ端子に接続され、そのゲート端子はＮＯＴゲー
トＧ２を経由しラッチング用コントロール信号φＳＥＯ
を供給され、そのソース端子は上記ＭＯＳＦＥＴＱ１７
のソースおよびＭＯＳＦＥＴＱ１９のゲート端子間の接
続点Ｐ６に接続された接続点Ｐ７に接続され、上記コン
トロール信号によってＯＮまたはＯＦＦされるＭＯＳＦ
ＥＴＱ１３と、 そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号■を供給され、そのドレーン端子
は上記接続点Ｐ７を通じて上記ＭＯＳＦＥＴＱ１３のソ
ース端子に接続されて相互間に直列接続され、上記コン
トロール信号によってＯＮまたはＯＦＦされるＭＯＳＦ
ＥＴＱ１４と、 その入力端子は上記Ｎチャンネルセンス増幅ユニットの
■ノードから接続され、その出力端子はその出力信号■
を上記ＭＯＳＦＥＴＱ１４のゲート端子に供給するよう
に接続され、自体にラッチング用コントロール信号φＰ
ＤＰが供給されるように接続点Ｐ９を通じて上記ＭＯＳ
ＦＥＴＱ２１のゲート端子に接続されたシュミットトリ
ガー回路とを備えることを特徴とするセンス増幅器用ラ
ッチング回路を具備したダイナミックランダムアクセス
メモリ。 ６、第５項に於いて、 上記ＭＯＳＦＥＴＱ５、Ｑ１２、Ｑ１４、Ｑ１５、Ｑ１
７、Ｑ１８、Ｑ１９およびＱ２０はＮチャンネルＭＯＳ
ＦＥＴであるのを特徴とするセンス増幅器用ラッチング
回路を具備したダイナミックランダムアクセスメモリ。 ７、第５項に於いて、 上記ＭＯＳＦＥＴＱ１０、Ｑ１３、Ｑ１６およびＱ２１
はＰチャンネルＭＯＳＦＥＴであるのを特徴とするセン
ス増幅器用ラッチング回路を具備したダイナミックラン
ダムアクセスメモリ。[Claims] 1. A bit line charging voltage source for supplying a bit line charging voltage, and an equalization circuit (5) for making the 0 and 1 bit lines B0 and B1 equal potential. , a memory cell array device in which a large number of memory cells are arranged having 0- and 1-bit lines B0 and B1, and an N channel having a node connected to the 0-bit line B0 of the memory cell array device. a sense amplification unit and a P-channel sense amplification unit having a φR node connected from the 1-bit line B1 of the memory array device, and for sensing information of a selected memory cell in the memory cell array device; A latching control signal φSP connected between the amplifier, the φR node and the power supply Vcc terminal, and supplied to its gate terminal.
A latching control signal φBP is connected between the MOSFET Q10, which is turned ON or OFF by A dynamic random access memory comprising MOSFETs Q12 and Q5 that are turned ON or OFF by a sense amplifier, and a sense amplifier latching circuit that is connected to the node (1) and lowers the potential level of the node (2) to the ground potential level during a sense operation. The latching circuit for the sense amplifier of the dynamic random access memory is configured to lower the potential level of the node (1) sequentially from a level lower than the bit line charging potential level to the ground potential level immediately before the latching circuit operates. , its drain terminal is connected to the ■ node of the N-channel sense amplification unit through the connection point P1, its source terminal is grounded,
Its gate is supplied with a latching control signal φSEI, and is turned ON or OFF by this signal.
OSFETQ20, its drain terminal is connected to the above node ■ via the connection points P1 and P2, and its source terminal is connected to the connection point P4.
MOSFET Q18 is connected to the MOSFET Q18 and has a gate terminal, and its drain terminal is connected to the MOSFET Q18 through the connection point P4.
MOSFETQ19 is connected to the source terminal of SFETQ18 and connected in series with each other, and its source terminal is grounded and has a gate terminal. is connected to the above MOSFE through connection point P3.
MOSFET Q15 is connected to the gate terminal of TQ18 and has a gate terminal, and its drain terminal is connected to the MOSFET Q15 through the connection point P5.
It is connected to the series connection point P4 of TQ18 and Q19, and its source terminal is connected to the MOSFET Q1 through the connection point P6.
9, and the gate terminal is connected to the connection point P.
MOSFET Q17 is connected to the gate terminal of MOSFET Q15 through connection point P5, and its source terminal is connected to the gate terminal of MOSFET Q15 through connection point P5.
It is connected to the series connection point P4 of ETQ18 and Q19, and its drain terminal is supplied with the latching control signal ■ via the NOT gate G1.
MOSFET Q16 is turned on or off, its drain terminal is connected to the power supply Vcc terminal, and its source terminal is connected to the MOSFET Q16 through the connection point P3.
15 and the gate terminal of MOSFETQ18, and the gate terminal is connected to the gate terminal of MOSFETQ15 and the MOSFETQ18 through connection point P8.
M is connected to the connection point P8 between the gate terminals of SFETQ17 and is turned on or off by the latching control signal φPDP supplied through the gate.
OSFETQ21 and its drain terminal are connected to the supply voltage Vc
c terminal, and its gate terminal is NOT gate G2
A latching control signal φSEO is supplied via the latching control signal φSEO, and its source terminal is connected to the connection point P between the source of MOSFETQ17 and the gate terminal of MOSFETQ19.
MOSFET Q13 is connected to the connection point P7 connected to the connection point P7 and is turned on or off by the first signal, its source terminal is grounded, its gate terminal is supplied with the latching control signal ■, and its drain terminal is connected to the connection point MOSFETQ is connected to the source terminal of MOSFETQ13 through point P7, is connected in series with each other, and is turned on or off by the above control signal.
14. A latching circuit for a sense amplifier of a dynamic random access memory, comprising: 14. 2. In the first term, the above MOSFETQ5, Q12, Q14, Q15, Q1
7, Q18, Q19 and Q20 are N-channel MOSFs
Latching circuit for sense amplifier of dynamic random access memory characterized by being ET, 3. 1st
In item 4, a latching circuit for a sense amplifier of a dynamic random access memory, characterized in that the MOSFETs Q10, Q13, Q16 and Q21 are P-channel MOSFETs; 4. In item 1, the latching circuit for a sense amplifier, Its input terminal is connected to the node ■ of the N-channel sense amplification unit of the sense amplifier, its output terminal is connected to supply the output signal ■ to the gate terminal of the MOSFET Q14, and it itself has a latching control signal. A latching circuit for a sense amplifier of a dynamic random access memory, comprising a Schmitt trigger circuit connected to the gate terminal of the MOSFET Q21 through a connection point P9 so that φPDP is supplied. 5. In a dynamic random access memory equipped with a latching circuit for a sense amplifier, a bit line charging voltage source for supplying a bit line charging voltage and its own 0 and 1 bit lines B0 and B1 are made to have the same potential. a geometrical ratio circuit (5) for, a memory cell array device in which a large number of memory cells are arranged having 0 and 1-bit lines B0 and B1, and a 0-bit line B0 to a selected memory cell in the memory cell array device, comprising an N-channel sense amplification unit having a connected ■ node and a P-channel sense amplification unit having a φR node connected from 1-bit B1 of the memory cell array device; a sense amplifier for sensing information; and a MOSF connected between the φR node and the power supply Vcc terminal and turned on or off by a latching control signal φSP supplied to its gate terminal.
The latch control signal φBP is connected between the ETQ10, the ■ node and the φR node, and between the bit line charging voltage device and the φR node, and is turned ON or OFF by the latch control signal φBP supplied to their respective gate terminals.
MOSFETs Q12 and Q5 to be FF are provided, and a sense amplifier latching means connected to the above node 1 for sequentially lowering the potential level of the node 2 from a potential level lower than the bit line charging potential level to the ground potential level in advance. , the latching means has its drain terminal connected to the node 2 of the N-channel sense amplification unit through the connection point P1, and its source terminal is grounded, and its gate is supplied with a latching control signal φSE, and is driven by the latching control signal φSE. ON
or MOSFET Q20 that is turned off, its drain terminal is connected to the above node ■ via the connection points P1 and P2, and its source terminal is connected to the connection point P
MOSFETQ18 connected to 4 and having a gate terminal
and its drain terminal connects to the MOSF through P4.
MOSFETQ19 is connected to the source terminal of ETQ18 so as to be connected in series with each other, and its source terminal is grounded, and has a gate terminal, and its drain terminal is connected to the ■ node through the connection points P1 and P2,
Its source terminal is connected to the above MOSFET through connection point P3.
M connected to the gate terminal of Q18 and having a gate terminal
OSFETQ15 and its drain terminal are connected to the above MOSFET through connection point P5.
It is connected to the series connection point P4 of TQ18 and Q19, and its source terminal is connected to the above MOSFETQ through the connection point P6.
MOSFET Q17 is connected to the gate terminal of MOSFET Q19, and its gate terminal is connected to the gate terminal of MOSFET Q15 through connection point P8, and its source terminal is connected to the gate terminal of MOSFET Q15 through connection point P5.
Connected to the series connection point P4 of ETQ18 and Q19,
Its drain terminal is connected to the bit line charging voltage source, and its gate terminal is supplied with a latching control signal via NOT gate G1, and is turned ON by this signal.
MOSFET Q16, which is turned off, has its drain terminal connected to the power supply Vcc terminal, and its source terminal connected to the source terminal of MOSFET Q15 and the gate terminal of MOSFET Q18 through the connection point P3, respectively, and its gate terminal is connected to the source terminal of the MOSFET Q18 through the connection point P8. The gate terminal of the above MOSFETQ15 and the above MOSFET
interconnected to the connection point P8 between the gate terminals of TQ17,
Through its gate, the latching control signal φP
MOSFET Q21 is supplied with DP and is turned ON or OFF by this signal, its drain terminal is connected to the power supply Vcc terminal, and its gate terminal is connected to the latching control signal φSEO via the NOT gate G2.
is supplied, and its source terminal is connected to the above MOSFETQ17.
A MOSF is connected to a connection point P7 which is connected to a connection point P6 between the source of the MOSFET Q19 and the gate terminal of the MOSFET Q19, and is turned ON or OFF by the above control signal.
ETQ13, its source terminal is grounded, its gate terminal is supplied with the latching control signal ■, its drain terminal is connected to the source terminal of the MOSFETQ13 through the connection point P7, and the MOSFETQ13 is connected in series with the MOSFETQ13, and the control signal MOSF that is turned on or off by a signal
ETQ14, its input terminal is connected to the ■ node of the above N-channel sense amplification unit, and its output terminal is connected to its output signal ■
is connected to supply the latching control signal φP to the gate terminal of the MOSFET Q14.
The above MOS is connected through connection point P9 so that DP is supplied.
A dynamic random access memory equipped with a latching circuit for a sense amplifier, characterized in that it is equipped with a Schmitt trigger circuit connected to the gate terminal of FETQ21. 6. In item 5, the above MOSFETQ5, Q12, Q14, Q15, Q1
7, Q18, Q19 and Q20 are N-channel MOS
A dynamic random access memory equipped with a sense amplifier latching circuit characterized by being a FET. 7. In item 5, the above MOSFETQ10, Q13, Q16 and Q21
A dynamic random access memory equipped with a latching circuit for a sense amplifier characterized by a P-channel MOSFET.
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