JPH03183096A - センス増幅器用ラッチング回路およびそれを備えたダイナミックランダムアクセスメモリ - Google Patents
センス増幅器用ラッチング回路およびそれを備えたダイナミックランダムアクセスメモリInfo
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- JPH03183096A JPH03183096A JP2238820A JP23882090A JPH03183096A JP H03183096 A JPH03183096 A JP H03183096A JP 2238820 A JP2238820 A JP 2238820A JP 23882090 A JP23882090 A JP 23882090A JP H03183096 A JPH03183096 A JP H03183096A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野 ］
本発明は、ダイナミックランダムアクセスメモリ（以下
、ダイナミックラムと称す）のセンス増幅器用ラッチン
グ回路及びこれを利用したダイナミックラムに関するも
ので、とくに動作されるラッチング回路に供給されるラ
ッチング用コントロール信号の活性１ヒ前にラッチング
回路のラッチング回路＞′ｌ・の電位レベルをフローテ
ィング初期階段でビット線電位より低い電位レベルに降
下させてラッチング回路に供給されるラッチング用コン
トロール信号の活性ｆヒ直後に、上記ビット線感知動作
を始めるようにしたダイナミックラムのセンス増幅器用
ラッチング回路及びこれを利用したダイナミックラムに
関するものである。
、ダイナミックラムと称す）のセンス増幅器用ラッチン
グ回路及びこれを利用したダイナミックラムに関するも
ので、とくに動作されるラッチング回路に供給されるラ
ッチング用コントロール信号の活性１ヒ前にラッチング
回路のラッチング回路＞′ｌ・の電位レベルをフローテ
ィング初期階段でビット線電位より低い電位レベルに降
下させてラッチング回路に供給されるラッチング用コン
トロール信号の活性ｆヒ直後に、上記ビット線感知動作
を始めるようにしたダイナミックラムのセンス増幅器用
ラッチング回路及びこれを利用したダイナミックラムに
関するものである。
［従来の技術及び発明が解決しようとする課題 ］一般
的にダイナミックラムでメモリセルに貯蔵された情報を
センシングするためにはビット線充電電圧で充電された
Ｏ及び１−ビット線をビット線充電電圧源から分離させ
る。
的にダイナミックラムでメモリセルに貯蔵された情報を
センシングするためにはビット線充電電圧で充電された
Ｏ及び１−ビット線をビット線充電電圧源から分離させ
る。
その後、センス増幅器用ラッチング回路のラッチングポ
イントの電位レベルをビット線充電泣で接地電位レベル
に降下させ、メモリセルに貯蔵された情報はセンスされ
る。それで、センス動作初期にラッチングポイントの電
位はセンス増幅器の交叉に接続された２つのＭＯＳＦＥ
Ｔが持つ閾値電圧まで降下された後、ラッチング回路に
供給されるラッチング用コントロール信号が十分に活性
化されなければならない、しかし、従来のダイナミック
ラムのセンス増幅器用ラッチング回路によると、センス
増幅器のセンス時間が増加するようになり、また、ラッ
チングポイントの電位が急激に接地を位に降下されるの
で、速いセンス動作が初期に誘導されセンス増幅器は電
位感知よりも電荷感知を行うことになる短所があった。
イントの電位レベルをビット線充電泣で接地電位レベル
に降下させ、メモリセルに貯蔵された情報はセンスされ
る。それで、センス動作初期にラッチングポイントの電
位はセンス増幅器の交叉に接続された２つのＭＯＳＦＥ
Ｔが持つ閾値電圧まで降下された後、ラッチング回路に
供給されるラッチング用コントロール信号が十分に活性
化されなければならない、しかし、従来のダイナミック
ラムのセンス増幅器用ラッチング回路によると、センス
増幅器のセンス時間が増加するようになり、また、ラッ
チングポイントの電位が急激に接地を位に降下されるの
で、速いセンス動作が初期に誘導されセンス増幅器は電
位感知よりも電荷感知を行うことになる短所があった。
従って、本発明は上記の短所を解消して、ダイナミック
ラムの安定なセンス動作とその感知環を増加させるダイ
ナミックラムのセンス増幅器用ラッチング回路及び、こ
れを利用したダイナミックラムを提供するのにその目的
がある。
ラムの安定なセンス動作とその感知環を増加させるダイ
ナミックラムのセンス増幅器用ラッチング回路及び、こ
れを利用したダイナミックラムを提供するのにその目的
がある。
［課題を解決するための手段 ］
本発明によるダイナミックラムのセンス増幅器用ラッチ
回路の１つの特徴によると、 ビット線充電電圧を供給するためのビット線の充′Ｃｉ
ｔ圧源と、自体のＯ及び１−ビット線Ｂ０、Ｂ１等電位
にするための等１ヒ回路（５）と、自体にＯ及び１−ビ
ット線Ｂ０、Ｂｌを存して多数のメモリセルが配列され
ているメモリセルアレイ装置と、上記メモリセルアレイ
装置の０−ビット線ＢＯから接続されたφＳノードを有
するＮチャンネルセンス増幅ユニツｌ〜及び上記メモリ
アレイ装置の１−ビット線８１ から接続されたφＲノ
ードを有するＰチャンネルセンス増幅ユニットを具備す
るも、上記メモリセルアレイ装置内の選択されたメモリ
セルの情報をセンシングするためのセンス増幅器と、上
記φＲノード及び供給電源Ｖｃｃ端子間に接続され、そ
のゲート端子に供給されるラッチング用コントロール信
号φＳＰによってＯＮまたはＯＦＦされるＭＯＳＦＥＴ
Ｑ１０と、上記φＳノド及びφＲノード間に、そして
上記ビット線充電電圧源及び上記φＲノード間にそれぞ
れ接続されるも、それら各々のゲート端子に供給される
ラッチング用コントロール信号φＨＰによってＯＮまた
はＯＦＦされるＭＯＳＦＥＴ Ｑ１２とＱ５及び、上記
φＳノードに接続され、センス動作時に上記φＳノード
の電位レベルを接地電位レベルに降下させるためのセン
ス増幅器用ラッチング回路を備えるダイナミックラムに
於いて、 上記ラッチング回路の動作直前に、上記φＳノードの電
位レベルを予めビット線充電電位レベルよりも低いレベ
ルから順次に接地電位レベルまで降下させるための上記
ダイナミックラムのセンス増幅器用ラッチング回路は、 そのドレーン端子は接続点Ｐｌを通じて上記Ｎチャンネ
ルセンス増幅ユニットのφＳノードから接続され、その
ソース端子は接地され、そのゲートはラッチング用コン
トロール信号φＳＥを供給され、このは号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴ Ｑ２０と、 そのドレーン端子は上記接続点ＰＩ及びＰ２を経由して
上記φＳノードに接続され、そのソース端子は接続点Ｐ
４に接続され、ゲート端子を有するＭＯＳＦＥＴ Ｑ１
８と、そのドレーン端子は上記接続点Ｐ４を通じて上記
ＭＯＳＦＥＴ Ｑ１８のソース端子に接続され、互いに
直列接続するようになし、そのソース端子は接地され、
グーｌ一端子を有するＭＯＳＦＥＴ Ｑ１９と、そのド
レーン端子は上記接続点Ｐ１及びＰ２を通じてφＳノド
に接続され、そのソース端子は接続点Ｐ３を通じて上記
ＭＯＳＦＥＴＱ１８のゲート端子に接続され、ゲート端
子を有するＭＯＳＦＥＴ Ｑｌ５と、 そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
Ｔ Ｑｌ８及びＱｌ９の直列接続点Ｐ４に接続され、そ
のソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴ
Ｑｌ、９のグー１一端子に接続され、そのゲート端子は
接続点Ｐ８を通じて上記ＭＯＳＦＥＴ Ｑｌ５のゲート
端子に接続されるＭＯＳＦＥＴ Ｑｌ７と、 そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴ Ｑｌ８及びＱｌ９の直列接続点Ｐ４に接続され、
そのドレーン端子はピッｌ−線充電電圧源に接続され、
そのゲート端子間ＮＯＴゲートＧ１を経由してラッチン
グ用コントロール信号φＰＤＩ）［２を供給され、この
信号によりＯＮまたはＯＦＦされるＭＯＳＦＥＴ Ｑｌ
６と、ドレーン端子は供給電源Ｖｃｃ端子に接続され、
そのソース端子は上記接続点Ｐ３を通じて上記ＭＯＳＦ
ＥＴ Ｑｌ５のソース端子及びＭＯＳＦＥＴ Ｑｌ８の
ゲート端子にそれぞれ接続され、そのゲート端子は接続
点Ｐ８を通じて上記ＭＯＳＦＥＴ Ｑｌ５のゲート端子
及び上記間０５ＦＥＴ Ｑｌ７のゲート端子間の接続点
Ｐ８に相互接続され、そのゲートを通じて供給されるラ
ッチング用コントロール信号φＰＤＰによりＯＮまたは
ＯｆｆされるＭＯＳＦＥＴ Ｑ２１と、そのドレーン端
子は供給電源Ｖｃｃ端子に接続され、そのゲート端子は
ＮＯＴゲートＧ２を経由してラッチング用コントロール
信号φＳＥＯを供給され、そのソース端子は上記ＭＯＳ
ＦＥＴ Ｑｌ７のソース及びＭＯ５Ｆ［ＥＴ Ｑｌ９の
ゲート端子間の接続点Ｐ６に接続された接続点Ｐ７に接
続され上記コントロール信号によってＯＮまたはＯｆｆ
されるＭＯＳＦＥＴＱ１３と、 そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号φＰＤＩ’Ｅｌを供給され、その
ドレーン端子は上記接続点Ｐ７を通じてＭＯＳＦＥＴ
Ｑｌ３のソース端子に接続され相互間に直列接続され、
上記コンｌ−ロール信号によってＯＮまたはＯｆｆされ
るＭＯＳＦＥＴ Ｑ１４′ｃを備えることを特徴とする
本発明によるダイナミックラムのセンス増幅器用ラッチ
ング回路は上記センス増幅器用ラッチング回路に付着さ
れ、その入力端子は上記センス増幅器のＮチャンネルセ
ンス増幅ユニットのφＳノードから接続され、その出力
端子はその出力信号■を上記ＭＯＳＦＥＴ Ｑｌ４のゲ
ート端子に供給するように接続され、自体にラッチング
用コントロール信号φＰＤＰが供給されるように接続点
Ｐ９を通じて上記ＭＯＳＦＥＴ Ｑ２１のゲート端子に
接続されたシュミ・７１・トリガー回路を含むことを特
徴とする。
回路の１つの特徴によると、 ビット線充電電圧を供給するためのビット線の充′Ｃｉ
ｔ圧源と、自体のＯ及び１−ビット線Ｂ０、Ｂ１等電位
にするための等１ヒ回路（５）と、自体にＯ及び１−ビ
ット線Ｂ０、Ｂｌを存して多数のメモリセルが配列され
ているメモリセルアレイ装置と、上記メモリセルアレイ
装置の０−ビット線ＢＯから接続されたφＳノードを有
するＮチャンネルセンス増幅ユニツｌ〜及び上記メモリ
アレイ装置の１−ビット線８１ から接続されたφＲノ
ードを有するＰチャンネルセンス増幅ユニットを具備す
るも、上記メモリセルアレイ装置内の選択されたメモリ
セルの情報をセンシングするためのセンス増幅器と、上
記φＲノード及び供給電源Ｖｃｃ端子間に接続され、そ
のゲート端子に供給されるラッチング用コントロール信
号φＳＰによってＯＮまたはＯＦＦされるＭＯＳＦＥＴ
Ｑ１０と、上記φＳノド及びφＲノード間に、そして
上記ビット線充電電圧源及び上記φＲノード間にそれぞ
れ接続されるも、それら各々のゲート端子に供給される
ラッチング用コントロール信号φＨＰによってＯＮまた
はＯＦＦされるＭＯＳＦＥＴ Ｑ１２とＱ５及び、上記
φＳノードに接続され、センス動作時に上記φＳノード
の電位レベルを接地電位レベルに降下させるためのセン
ス増幅器用ラッチング回路を備えるダイナミックラムに
於いて、 上記ラッチング回路の動作直前に、上記φＳノードの電
位レベルを予めビット線充電電位レベルよりも低いレベ
ルから順次に接地電位レベルまで降下させるための上記
ダイナミックラムのセンス増幅器用ラッチング回路は、 そのドレーン端子は接続点Ｐｌを通じて上記Ｎチャンネ
ルセンス増幅ユニットのφＳノードから接続され、その
ソース端子は接地され、そのゲートはラッチング用コン
トロール信号φＳＥを供給され、このは号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴ Ｑ２０と、 そのドレーン端子は上記接続点ＰＩ及びＰ２を経由して
上記φＳノードに接続され、そのソース端子は接続点Ｐ
４に接続され、ゲート端子を有するＭＯＳＦＥＴ Ｑ１
８と、そのドレーン端子は上記接続点Ｐ４を通じて上記
ＭＯＳＦＥＴ Ｑ１８のソース端子に接続され、互いに
直列接続するようになし、そのソース端子は接地され、
グーｌ一端子を有するＭＯＳＦＥＴ Ｑ１９と、そのド
レーン端子は上記接続点Ｐ１及びＰ２を通じてφＳノド
に接続され、そのソース端子は接続点Ｐ３を通じて上記
ＭＯＳＦＥＴＱ１８のゲート端子に接続され、ゲート端
子を有するＭＯＳＦＥＴ Ｑｌ５と、 そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
Ｔ Ｑｌ８及びＱｌ９の直列接続点Ｐ４に接続され、そ
のソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴ
Ｑｌ、９のグー１一端子に接続され、そのゲート端子は
接続点Ｐ８を通じて上記ＭＯＳＦＥＴ Ｑｌ５のゲート
端子に接続されるＭＯＳＦＥＴ Ｑｌ７と、 そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴ Ｑｌ８及びＱｌ９の直列接続点Ｐ４に接続され、
そのドレーン端子はピッｌ−線充電電圧源に接続され、
そのゲート端子間ＮＯＴゲートＧ１を経由してラッチン
グ用コントロール信号φＰＤＩ）［２を供給され、この
信号によりＯＮまたはＯＦＦされるＭＯＳＦＥＴ Ｑｌ
６と、ドレーン端子は供給電源Ｖｃｃ端子に接続され、
そのソース端子は上記接続点Ｐ３を通じて上記ＭＯＳＦ
ＥＴ Ｑｌ５のソース端子及びＭＯＳＦＥＴ Ｑｌ８の
ゲート端子にそれぞれ接続され、そのゲート端子は接続
点Ｐ８を通じて上記ＭＯＳＦＥＴ Ｑｌ５のゲート端子
及び上記間０５ＦＥＴ Ｑｌ７のゲート端子間の接続点
Ｐ８に相互接続され、そのゲートを通じて供給されるラ
ッチング用コントロール信号φＰＤＰによりＯＮまたは
ＯｆｆされるＭＯＳＦＥＴ Ｑ２１と、そのドレーン端
子は供給電源Ｖｃｃ端子に接続され、そのゲート端子は
ＮＯＴゲートＧ２を経由してラッチング用コントロール
信号φＳＥＯを供給され、そのソース端子は上記ＭＯＳ
ＦＥＴ Ｑｌ７のソース及びＭＯ５Ｆ［ＥＴ Ｑｌ９の
ゲート端子間の接続点Ｐ６に接続された接続点Ｐ７に接
続され上記コントロール信号によってＯＮまたはＯｆｆ
されるＭＯＳＦＥＴＱ１３と、 そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号φＰＤＩ’Ｅｌを供給され、その
ドレーン端子は上記接続点Ｐ７を通じてＭＯＳＦＥＴ
Ｑｌ３のソース端子に接続され相互間に直列接続され、
上記コンｌ−ロール信号によってＯＮまたはＯｆｆされ
るＭＯＳＦＥＴ Ｑ１４′ｃを備えることを特徴とする
本発明によるダイナミックラムのセンス増幅器用ラッチ
ング回路は上記センス増幅器用ラッチング回路に付着さ
れ、その入力端子は上記センス増幅器のＮチャンネルセ
ンス増幅ユニットのφＳノードから接続され、その出力
端子はその出力信号■を上記ＭＯＳＦＥＴ Ｑｌ４のゲ
ート端子に供給するように接続され、自体にラッチング
用コントロール信号φＰＤＰが供給されるように接続点
Ｐ９を通じて上記ＭＯＳＦＥＴ Ｑ２１のゲート端子に
接続されたシュミ・７１・トリガー回路を含むことを特
徴とする。
本発明によるセンス増幅器用ラッチング回路を備えたダ
イナミックラムによると、 ビット線充電電圧を供給するためのビット線充電電圧源
と、自体のＯ及び１−ビット！！ Ｂ０、Ｂｌを等電位
にするための等化回路（５）と、 自体に０及び１−線８０．Ｂｌを有して多数のメモリセ
ルが配列されているメモリセルアレイ装置と５ 上記メモリセルアレイ装置の０−ビット線ＢＯから接続
されたφＳノードを有するＮチャ〉・ネルセンス増幅ユ
ニット及び上記メモリセルアレイ装置の１−ビットｔｌ
Ｂ１から接続されたφＲノードを有するＰチャンネルセ
ンス増幅エニッ１〜を備えるも、上記メモリセルアレイ
装置内の選択されたメモリセルの情報をセンシングする
ためのセンス増幅器と、 上記φＲノードおよび供給電属Ｖｃｃ端子間に接続され
、そのゲート端子に供給されるラッチング用コントロー
ル信号φＳＰによってＯＮまたはｏｆｆされるＭＯＳＦ
ＥＴ Ｑ１０と、上記φＳノードおよびφＲノード間に
、そして上記ビット線充電電圧装置および上記φＲノー
ド間に接続されるも、それら各々のゲート端子に洪袷さ
れるラッチ用コントロール信号φＢＰによってＯＮまた
はＯＦＦされるＭＯＳＦＥＴ Ｑｌ２ 、 Ｑ５と、上
記７丁ノードに接続され上記上記１３°ノードの電位レ
ベルを予めビット線光を電位レベルよりも低い電位レベ
ルから順次に接地電位レベルまで降下させるためのセン
ス増幅器用ラッチング手段を備えるのを特徴とする。
イナミックラムによると、 ビット線充電電圧を供給するためのビット線充電電圧源
と、自体のＯ及び１−ビット！！ Ｂ０、Ｂｌを等電位
にするための等化回路（５）と、 自体に０及び１−線８０．Ｂｌを有して多数のメモリセ
ルが配列されているメモリセルアレイ装置と５ 上記メモリセルアレイ装置の０−ビット線ＢＯから接続
されたφＳノードを有するＮチャ〉・ネルセンス増幅ユ
ニット及び上記メモリセルアレイ装置の１−ビットｔｌ
Ｂ１から接続されたφＲノードを有するＰチャンネルセ
ンス増幅エニッ１〜を備えるも、上記メモリセルアレイ
装置内の選択されたメモリセルの情報をセンシングする
ためのセンス増幅器と、 上記φＲノードおよび供給電属Ｖｃｃ端子間に接続され
、そのゲート端子に供給されるラッチング用コントロー
ル信号φＳＰによってＯＮまたはｏｆｆされるＭＯＳＦ
ＥＴ Ｑ１０と、上記φＳノードおよびφＲノード間に
、そして上記ビット線充電電圧装置および上記φＲノー
ド間に接続されるも、それら各々のゲート端子に洪袷さ
れるラッチ用コントロール信号φＢＰによってＯＮまた
はＯＦＦされるＭＯＳＦＥＴ Ｑｌ２ 、 Ｑ５と、上
記７丁ノードに接続され上記上記１３°ノードの電位レ
ベルを予めビット線光を電位レベルよりも低い電位レベ
ルから順次に接地電位レベルまで降下させるためのセン
ス増幅器用ラッチング手段を備えるのを特徴とする。
［実施例〕
以下、添付の図面を参照して、本発明の詳細な説明する
ことにする。
ことにする。
第１Ａ図は、従来のダイナミックラム（１００）のｙｉ
戒図で、その構成は次の通りである。ここで、周知すべ
きことは下記に記述されるＮ−ＭＯＳＦＥＴ及びＰ−）
［１ＳＦＥＴは、それぞれＮチャンネル及びＰチャンネ
ルを示す、また５本願では、本発明の説明のために第１
Ｂ、第２Ｂ及び第３Ｂ図に記述された全てのコントロー
ル信号、すなわちビット線充電コンｌ−ロール信号φＢ
Ｐ及び多数のラッチングコントロール信号φＳＥ、φＳ
ＥＯ、φＳＥ■、φＰＤＰ、φＰＤＰＥＩ 、■は公知
の制御信号供給源から各々の図面に示されたような時差
間隔を持って供給されるので、本発明の説明を簡略化す
るために上記公知の制御信号供給源の構成は本願では省
略されている。以後に、記述されるＯ及び１ビツト線Ｂ
Ｏ及びＢ１、φＳ及びφＲノードに一定なピ線光−線充
電電圧ＶＢＰを供給するためのビット線充電電圧源（４
）は、それらの１１及びＴ２端子を通じて等化回路（５
）に接続される１等化回路（５）は自体に構成されたＮ
−ＭＯＳＦＥＴ Ｑｌ及びＱ２をそれぞれ経由して自体
に形成された０及びｌ−ピッ！・線ＢＯ及びＩｌｌを通
じてメモリセルアレイ装Ｗ（１）に接続される。上記等
化回路（５）のＮ−ＭＯＳＦＥＴ Ｑｌ及びＱ２のソー
ス端子間にはＮ−ＭＯＳＦＥＴ Ｑ３ゲート端子が接続
され、それら全てのゲート端子等は相互接続されてビッ
ト線光電用制御！１ハ号φＢＰが供給される。従って、
上記等化回路（５）は上記ビット線充電用制御信号φＢ
Ｐによって自体に形成されたＯ及び１−ビット線ＢＯ及
びＢｌの電位レベルを等電αレベルに威す、上記メモリ
セルアレイ装置（１）のＯ−ビット線ＢＯはＮ−ＭＯＳ
ＦＥＴ Ｑ６及びＱ７が交差接続された、センス増幅器
（３）のＮチャンネルセンス増幅ユニツｌ−＜３Ａ）ノ
ｖｌノード及び、Ｐ−ＭＯＳＦＥＴ Ｑ８及びＱ９が交
差接続されたＰチャンネルセンス増幅ユニット（３Ｂ〉
のＮ４ノードにそれぞれ接続される。上記Ｎチャンネル
センス増幅ユニット（３Ａ〉には、上記メモリセルアレ
イ装置（１）からのＯ−ビット線ＢＯと接続された上記
Ｎ−ＭＯＳＦＥＴ Ｑ６（７）ドレーン端子がノードｖ
１を通じてＮ−ＭＯＳＦＥＴ Ｑ７のゲート端子に接続
される。また上記Ｎ−ＭＯＳＦＥＴ Ｑ６のゲート端子
及びソース端子はノードＮ３を通じて上記Ｎ−ＭＯＳＦ
ＥＴ Ｑ７のドレーン端子に、そしてまたＮｌノー ド
及びφＳノードを通じてソース端子にそれぞれ接続構成
される。
戒図で、その構成は次の通りである。ここで、周知すべ
きことは下記に記述されるＮ−ＭＯＳＦＥＴ及びＰ−）
［１ＳＦＥＴは、それぞれＮチャンネル及びＰチャンネ
ルを示す、また５本願では、本発明の説明のために第１
Ｂ、第２Ｂ及び第３Ｂ図に記述された全てのコントロー
ル信号、すなわちビット線充電コンｌ−ロール信号φＢ
Ｐ及び多数のラッチングコントロール信号φＳＥ、φＳ
ＥＯ、φＳＥ■、φＰＤＰ、φＰＤＰＥＩ 、■は公知
の制御信号供給源から各々の図面に示されたような時差
間隔を持って供給されるので、本発明の説明を簡略化す
るために上記公知の制御信号供給源の構成は本願では省
略されている。以後に、記述されるＯ及び１ビツト線Ｂ
Ｏ及びＢ１、φＳ及びφＲノードに一定なピ線光−線充
電電圧ＶＢＰを供給するためのビット線充電電圧源（４
）は、それらの１１及びＴ２端子を通じて等化回路（５
）に接続される１等化回路（５）は自体に構成されたＮ
−ＭＯＳＦＥＴ Ｑｌ及びＱ２をそれぞれ経由して自体
に形成された０及びｌ−ピッ！・線ＢＯ及びＩｌｌを通
じてメモリセルアレイ装Ｗ（１）に接続される。上記等
化回路（５）のＮ−ＭＯＳＦＥＴ Ｑｌ及びＱ２のソー
ス端子間にはＮ−ＭＯＳＦＥＴ Ｑ３ゲート端子が接続
され、それら全てのゲート端子等は相互接続されてビッ
ト線光電用制御！１ハ号φＢＰが供給される。従って、
上記等化回路（５）は上記ビット線充電用制御信号φＢ
Ｐによって自体に形成されたＯ及び１−ビット線ＢＯ及
びＢｌの電位レベルを等電αレベルに威す、上記メモリ
セルアレイ装置（１）のＯ−ビット線ＢＯはＮ−ＭＯＳ
ＦＥＴ Ｑ６及びＱ７が交差接続された、センス増幅器
（３）のＮチャンネルセンス増幅ユニツｌ−＜３Ａ）ノ
ｖｌノード及び、Ｐ−ＭＯＳＦＥＴ Ｑ８及びＱ９が交
差接続されたＰチャンネルセンス増幅ユニット（３Ｂ〉
のＮ４ノードにそれぞれ接続される。上記Ｎチャンネル
センス増幅ユニット（３Ａ〉には、上記メモリセルアレ
イ装置（１）からのＯ−ビット線ＢＯと接続された上記
Ｎ−ＭＯＳＦＥＴ Ｑ６（７）ドレーン端子がノードｖ
１を通じてＮ−ＭＯＳＦＥＴ Ｑ７のゲート端子に接続
される。また上記Ｎ−ＭＯＳＦＥＴ Ｑ６のゲート端子
及びソース端子はノードＮ３を通じて上記Ｎ−ＭＯＳＦ
ＥＴ Ｑ７のドレーン端子に、そしてまたＮｌノー ド
及びφＳノードを通じてソース端子にそれぞれ接続構成
される。
上記Ｐチャンネルセンス増幅ユニット（３０）には、上
記メモリセルアレイ装置（１〉からの１−ビット線Ｂｌ
と接続されたＰＭＤＳＦＥＴ Ｑ８のドレーン端子がＮ
４ノードを通じてＰ−ＭＯＳＦＥＴ Ｑ９のゲート端子
に接続される。上記ｒ’−ＭＯＳＦＥＴ Ｑ８のゲート
端子及びソス端子は上記Ｐ−ＭＯＳＦＥＴ Ｑ９のドレ
ーン端子に、そしてまたＮ２ノード及びφＲノードを通
じてソース端子にそれぞれ接続構成される。
記メモリセルアレイ装置（１〉からの１−ビット線Ｂｌ
と接続されたＰＭＤＳＦＥＴ Ｑ８のドレーン端子がＮ
４ノードを通じてＰ−ＭＯＳＦＥＴ Ｑ９のゲート端子
に接続される。上記ｒ’−ＭＯＳＦＥＴ Ｑ８のゲート
端子及びソス端子は上記Ｐ−ＭＯＳＦＥＴ Ｑ９のドレ
ーン端子に、そしてまたＮ２ノード及びφＲノードを通
じてソース端子にそれぞれ接続構成される。
上記メモリセルアレイ装！（１）の１−ビット線Ｂｌは
上記ＰＭＯＳＦＥＴ Ｑ８及びＱ９が交差接続された、
上記センス増幅器（３）のＰチャンネルセンス増幅ユニ
ット（３Ｂ）のｖ２ノード及び上記Ｎ−ＭＯＳＦＥＴ
Ｑ６及びＱ７に交差接続された上記Ｐチャンネルセンス
増幅ユニット（３Ｂ）のＮ３ノーｊ：に接続される。上
記センス増幅器（３〉のＮチャンネルセンス増幅ユニッ
ト（３Ａ）とＰチャンネルセンス増幅ユニット（３Ｂ）
間には上記Ｎチャンネルセンス増幅ユニッＩ・（３Ａ）
のＮ−ＭＯＳＦＥＴ Ｑ６のソース端子に形成されたＮ
１ノードと上記Ｐチャンネルセンス増幅ユニット（７）
のＰ−ＭＯＦＥＴ Ｑ８のソース端子に形成されたＮ２
ノードを通じてＮ−ＭＯＳＦＥＴ Ｑｌ２が接続される
。
上記ＰＭＯＳＦＥＴ Ｑ８及びＱ９が交差接続された、
上記センス増幅器（３）のＰチャンネルセンス増幅ユニ
ット（３Ｂ）のｖ２ノード及び上記Ｎ−ＭＯＳＦＥＴ
Ｑ６及びＱ７に交差接続された上記Ｐチャンネルセンス
増幅ユニット（３Ｂ）のＮ３ノーｊ：に接続される。上
記センス増幅器（３〉のＮチャンネルセンス増幅ユニッ
ト（３Ａ）とＰチャンネルセンス増幅ユニット（３Ｂ）
間には上記Ｎチャンネルセンス増幅ユニッＩ・（３Ａ）
のＮ−ＭＯＳＦＥＴ Ｑ６のソース端子に形成されたＮ
１ノードと上記Ｐチャンネルセンス増幅ユニット（７）
のＰ−ＭＯＦＥＴ Ｑ８のソース端子に形成されたＮ２
ノードを通じてＮ−ＭＯＳＦＥＴ Ｑｌ２が接続される
。
上記センス増幅器（３）内のＮｌノード及びＮ２ノード
はそれぞれＮ−ＭＯＳＦＥＴ Ｑ４及びＱ５をそれぞれ
経由してビット線充電電圧ＶＢＰが供給されるように上
記ビット線充電電圧源（４）に接続される。また、上記
センス増幅器（３）のＮチャンネルセンス増幅ユニッ１
−（３Ａ）のＮ１ノードはＮ−ＭＯＳＦＥＴ Ｑ７のソ
ース端子に形成されたφＳノードを通じてラッチング部
（２）のＮ−ＭＯＳＦＥＴ Ｑｌｌを経由して接地され
、上記Ｐチャンネルセンス増幅ユニット（３Ｂ）のＮ２
ノードはＰ−ＭＯＳＦＥＴ Ｑ９のソース端子に形成さ
れたφＲノードを通じてＰ−ＭＯＳＦＥＴ Ｑ１０を経
由して供給定源Ｖｃｃ端子にそれぞれ接続される。
はそれぞれＮ−ＭＯＳＦＥＴ Ｑ４及びＱ５をそれぞれ
経由してビット線充電電圧ＶＢＰが供給されるように上
記ビット線充電電圧源（４）に接続される。また、上記
センス増幅器（３）のＮチャンネルセンス増幅ユニッ１
−（３Ａ）のＮ１ノードはＮ−ＭＯＳＦＥＴ Ｑ７のソ
ース端子に形成されたφＳノードを通じてラッチング部
（２）のＮ−ＭＯＳＦＥＴ Ｑｌｌを経由して接地され
、上記Ｐチャンネルセンス増幅ユニット（３Ｂ）のＮ２
ノードはＰ−ＭＯＳＦＥＴ Ｑ９のソース端子に形成さ
れたφＲノードを通じてＰ−ＭＯＳＦＥＴ Ｑ１０を経
由して供給定源Ｖｃｃ端子にそれぞれ接続される。
上記ラッチング部（２）のＮ−ＭＯ５Ｉ’ＥＴ Ｑｌｌ
のゲート端子にはラッチング用コントロール信号φＳＥ
が供給され、上記Ｐ−ＭＯＳＦＥＴ ＱｌＯのゲート端
子にはラッチング用コントロール信号φＳＰが供給され
る。従って、上記Ｎ−ＭＯＳＦＥＴ Ｑｌｌ及びｒ’−
ＭＯＳＦＥＴ Ｑ１０それぞれは、それらゲート端子に
印加されるそれぞれのラッチング用コントロール信号φ
ＳＥ及びφＳＰによってそれぞれＯＮまたはＯｆｆされ
る。
のゲート端子にはラッチング用コントロール信号φＳＥ
が供給され、上記Ｐ−ＭＯＳＦＥＴ ＱｌＯのゲート端
子にはラッチング用コントロール信号φＳＰが供給され
る。従って、上記Ｎ−ＭＯＳＦＥＴ Ｑｌｌ及びｒ’−
ＭＯＳＦＥＴ Ｑ１０それぞれは、それらゲート端子に
印加されるそれぞれのラッチング用コントロール信号φ
ＳＥ及びφＳＰによってそれぞれＯＮまたはＯｆｆされ
る。
また、上記Ｎ−ＭＯ５Ｉ’ＥＴ Ｑｌ、Ｑ２．Ｑ３．Ｑ
４．Ｑ５及びＱｌ２のゲート端子は互いに接続されたま
まビット線充電用コントロール信号φＢＰを供給受ける
ように接続され、それによってこれらゲート端子に印加
される上記ビット線充電用コントロール信号φＢＰによ
って夫々ＯＮまたはＯｆｆされる。
４．Ｑ５及びＱｌ２のゲート端子は互いに接続されたま
まビット線充電用コントロール信号φＢＰを供給受ける
ように接続され、それによってこれらゲート端子に印加
される上記ビット線充電用コントロール信号φＢＰによ
って夫々ＯＮまたはＯｆｆされる。
ビット線充電電圧源（４）はＮ−ＭＯＳＦＥＴ Ｑｌ、
Ｑ２．Ｑ３．Ｑ４．Ｑ５及びＱｌ２の各ゲート端子に供
給されるビット線充電用コントロール信号φＢＰにより
、Ｏ及び１ピッ１−１１［１０及びＢｌとφＳ及びφＲ
ノードレベルをビット線充電電位レベルＶＢＰになるよ
うにさせる。
Ｑ２．Ｑ３．Ｑ４．Ｑ５及びＱｌ２の各ゲート端子に供
給されるビット線充電用コントロール信号φＢＰにより
、Ｏ及び１ピッ１−１１［１０及びＢｌとφＳ及びφＲ
ノードレベルをビット線充電電位レベルＶＢＰになるよ
うにさせる。
その後、ワード線（図面に示さず）選択信号によってメ
モリセルアレイ装置（１）内の多数のメモリセル（図示
されず〉の中で１つのメモリセルが選択されると、この
選択されたメモリセルに貯蔵された情報内容が０及び１
−ビット線８０．Ｂｌを通じてセンス増幅器（３）のｖ
ｌ及びｖ２ノードに達することになる。
モリセルアレイ装置（１）内の多数のメモリセル（図示
されず〉の中で１つのメモリセルが選択されると、この
選択されたメモリセルに貯蔵された情報内容が０及び１
−ビット線８０．Ｂｌを通じてセンス増幅器（３）のｖ
ｌ及びｖ２ノードに達することになる。
例えば、ｖ２ノードの電位がｖ１ノードの電位よりｖは
ど高いと仮定すルト、Ｎ−ＭＯ５Ｉ’ＥＴ Ｑ６がＯＮ
され、ラッチング回路（２）ノＮ−ＭＯＳＦＥＴ Ｑｌ
ｌのゲート端子に印加されるラッチング用コントロール
信号φＳ［が、“高（ハイ）”レベルの場合、Ｖｌノー
ド電位レベルは接地電位レベルになる。それと同時に、
Ｐ−ＭＯＳＦＥＴ Ｑ９がＯＮされ、Ｐ−ＭＯＳＦＥＴ
Ｑ１０のゲート端子に印加されるラッチング用コント
ロール信号φＳＰが“低（ロー）“レベルの場合、ｖ２
のノード電位は供給電源ＶｃｃＴＬ位レベルになる。従
って、センス増幅器（３〉は１°′とＯ”をセンスする
ことができる。
ど高いと仮定すルト、Ｎ−ＭＯ５Ｉ’ＥＴ Ｑ６がＯＮ
され、ラッチング回路（２）ノＮ−ＭＯＳＦＥＴ Ｑｌ
ｌのゲート端子に印加されるラッチング用コントロール
信号φＳ［が、“高（ハイ）”レベルの場合、Ｖｌノー
ド電位レベルは接地電位レベルになる。それと同時に、
Ｐ−ＭＯＳＦＥＴ Ｑ９がＯＮされ、Ｐ−ＭＯＳＦＥＴ
Ｑ１０のゲート端子に印加されるラッチング用コント
ロール信号φＳＰが“低（ロー）“レベルの場合、ｖ２
のノード電位は供給電源ＶｃｃＴＬ位レベルになる。従
って、センス増幅器（３〉は１°′とＯ”をセンスする
ことができる。
一方、上記ラッチング用コントロール信号φＳＥによる
８ノドの電位変１ヒを察すると次の通りである。
８ノドの電位変１ヒを察すると次の通りである。
第１Ｂ図で、Ｔ１時間以前には上記φＳノードが論理的
“高パレベル状態を維持する。その後、ラッチング用コ
ントロール信号φＳＥが７２時間以後に論理的゛高パレ
ベル状ｆｌに遷移されると、上記φＳノードは徐々に“
Ｏ“■に降下され、メモリセルアレイ装置（１〉の０−
ビット線ＢＯが“’ｏｖ”になる、従って、第１図の構
成によると、すでに言及した上うにセンス増幅器（３）
のセンス時間が増加される短所がある。
“高パレベル状態を維持する。その後、ラッチング用コ
ントロール信号φＳＥが７２時間以後に論理的゛高パレ
ベル状ｆｌに遷移されると、上記φＳノードは徐々に“
Ｏ“■に降下され、メモリセルアレイ装置（１〉の０−
ビット線ＢＯが“’ｏｖ”になる、従って、第１図の構
成によると、すでに言及した上うにセンス増幅器（３）
のセンス時間が増加される短所がある。
従って、本発明は第１Ｂ図のＴ１乃至Ｔ２区間で、上記
φＳノード電位レベルを予めビット線充電電位レベルよ
りも低い電位レベルに降下させた後、７２時間以後に上
記φＳノード電位を接地電位レベルに降下させる技術で
ある。
φＳノード電位レベルを予めビット線充電電位レベルよ
りも低い電位レベルに降下させた後、７２時間以後に上
記φＳノード電位を接地電位レベルに降下させる技術で
ある。
第２Ａは本発明によるダイナミックラムのセンス増幅器
用ラッチング回路（１０）であって、その構成は第１Ａ
図及び第２Ｂ図を参照して説明することにする。即ち、
第１Ａ図でＮ−ＭＯＳＦＥＴ Ｑ４を除き、φＳノード
に接続されたラッチング回路（２）の代りに本発明によ
る第２Ａ図に示されたラッチング回路（ｌＯ）を接続す
る。
用ラッチング回路（１０）であって、その構成は第１Ａ
図及び第２Ｂ図を参照して説明することにする。即ち、
第１Ａ図でＮ−ＭＯＳＦＥＴ Ｑ４を除き、φＳノード
に接続されたラッチング回路（２）の代りに本発明によ
る第２Ａ図に示されたラッチング回路（ｌＯ）を接続す
る。
本発明によるラッチング回路（１０）の構成は次の通り
である。
である。
ゲート端子に印加されるコンＩ・ロール信号φＳＥＩに
よりＯＮまたはＯｆｆされるＮ−ＭＯＳＦＥＴ Ｑ２０
のドレーン端子は接続点Ｐ１を通じてｍｌＡ図のセンス
増幅器（３）のＮチャンネルセンス増幅ユニットのφＳ
ノードに接続され、そのソース端子は接地される。−方
、上記φＳノードは接続点Ｔ２を通じ、直列接続点Ｐ４
を通じて、それをソース及びドレーン端子が互いに直列
接続化されているＮ−ＭＯＳＦＥＴ Ｑ１８及びＱ１９
を経由して接地される。また、上記ＮＭＯＳＦＥＴ Ｑ
１８ゲート端子は、ソース端子が接続点Ｐ３に接続され
ているＮ−ＭＯＳＦＥＴ Ｑ１５を経由して上記φＳノ
ードに帰還接続される。そして、上記Ｎ−ＭＯＳＦＥＴ
Ｑ１９のゲート端子は接続点Ｐ６を通じてドレーン端
子が供給電源Ｖｃｃ端子に接続されたＰ−ＭＯＳＦＥＴ
Ｑ１３のソース端子と、ソース端子が接続されている
Ｎ−ＭＯＳＦＥＴ Ｑ１４のドレーン端子間の直列接続
点Ｐ７に接続される。
よりＯＮまたはＯｆｆされるＮ−ＭＯＳＦＥＴ Ｑ２０
のドレーン端子は接続点Ｐ１を通じてｍｌＡ図のセンス
増幅器（３）のＮチャンネルセンス増幅ユニットのφＳ
ノードに接続され、そのソース端子は接地される。−方
、上記φＳノードは接続点Ｔ２を通じ、直列接続点Ｐ４
を通じて、それをソース及びドレーン端子が互いに直列
接続化されているＮ−ＭＯＳＦＥＴ Ｑ１８及びＱ１９
を経由して接地される。また、上記ＮＭＯＳＦＥＴ Ｑ
１８ゲート端子は、ソース端子が接続点Ｐ３に接続され
ているＮ−ＭＯＳＦＥＴ Ｑ１５を経由して上記φＳノ
ードに帰還接続される。そして、上記Ｎ−ＭＯＳＦＥＴ
Ｑ１９のゲート端子は接続点Ｐ６を通じてドレーン端
子が供給電源Ｖｃｃ端子に接続されたＰ−ＭＯＳＦＥＴ
Ｑ１３のソース端子と、ソース端子が接続されている
Ｎ−ＭＯＳＦＥＴ Ｑ１４のドレーン端子間の直列接続
点Ｐ７に接続される。
そして、Ｎ−ＭＯＳＦＥＴ Ｑ１７は、そのソース端子
が接続された上記Ｎ−ＭＯＳＦＥＴ Ｑ１９のゲート端
子からの接続点Ｐ６と、上記Ｎ−ＭＯＳＦＥＴＱ１８及
びＱ１９間の直列接続点Ｐ４に接続された接続点１５間
に接続される。そして、上記Ｎ−ＭＯ５Ｉ”ＥＴ Ｑ１
７のゲート端子はラッチング用コントロール信号φＰＤ
Ｐが供給されるように接続点Ｐ８及びＰ９を通じて上記
Ｎ−ＭＯＳＦＥＴ Ｑ１５のゲート端子と上記Ｐ−ＭＯ
ＳＦＥＴＱ２１のゲート端子にそれぞれ接続される。
が接続された上記Ｎ−ＭＯＳＦＥＴ Ｑ１９のゲート端
子からの接続点Ｐ６と、上記Ｎ−ＭＯＳＦＥＴＱ１８及
びＱ１９間の直列接続点Ｐ４に接続された接続点１５間
に接続される。そして、上記Ｎ−ＭＯ５Ｉ”ＥＴ Ｑ１
７のゲート端子はラッチング用コントロール信号φＰＤ
Ｐが供給されるように接続点Ｐ８及びＰ９を通じて上記
Ｎ−ＭＯＳＦＥＴ Ｑ１５のゲート端子と上記Ｐ−ＭＯ
ＳＦＥＴＱ２１のゲート端子にそれぞれ接続される。
また、上記Ｎ−ＭＯＳＦＥＴ Ｑ１８．Ｑ１９及び０１
７間の接続点Ｐ５にはＰ−ＭＯＳＦＥＴ Ｑ１６のソー
ス端子が接続される。
７間の接続点Ｐ５にはＰ−ＭＯＳＦＥＴ Ｑ１６のソー
ス端子が接続される。
上記Ｐ−ＭＯＳＦＥＴ Ｑ１６のゲート端子にはＮＯＴ
論理ゲートＧｌを経由して、ラッチング用コントロール
信号■が供給され、それによって上記コントロールは号
ラッチング用■によってビット線充電電圧−ＶＢＰがそ
のトレーン端子を通じて供給されるようにする。
論理ゲートＧｌを経由して、ラッチング用コントロール
信号■が供給され、それによって上記コントロールは号
ラッチング用■によってビット線充電電圧−ＶＢＰがそ
のトレーン端子を通じて供給されるようにする。
うにする。
ｊＴ、コントロール信号φＩ”ＤＰ ｌ３号により上記
コンｌ−ロール信号φＰＤＰが“低ルベルの時、上記Ｐ
−ＭＯＳＦＥＴ Ｑ２１を、または上記コントロール信
号が“高°ルベルの時、Ｎ−ＭＯ５ＦＩＥＴ Ｑ１５及
びＱ１７を選択的にＯＮまたはＯｆｆさせる。ラッチン
グコントロール信号φＳＥＯはＮＯＴ論理ゲートＧ２を
経由して上記ｒ’−ＭＯＳＦＥＴ Ｑ１３のゲート端子
に、そして、ラッチング用コントロール信号φＰＤＰＥ
Ｉは上記Ｎ−ＭＯＳＦＥＴ Ｑ１４のゲート端子にそれ
ぞれ供給される。従ってそれら各々ゲート端子に印加さ
れるそれぞれのラッチング用コントロール信号φＳＥＯ
及びφＰＤＰＥＩにより、上記Ｐ−ＭＯＳＦＥＴ Ｑ１
３及びＮ−）［］５ＦＥＴ Ｑ１４がＯＮまたはＯＦＦ
される。
コンｌ−ロール信号φＰＤＰが“低ルベルの時、上記Ｐ
−ＭＯＳＦＥＴ Ｑ２１を、または上記コントロール信
号が“高°ルベルの時、Ｎ−ＭＯ５ＦＩＥＴ Ｑ１５及
びＱ１７を選択的にＯＮまたはＯｆｆさせる。ラッチン
グコントロール信号φＳＥＯはＮＯＴ論理ゲートＧ２を
経由して上記ｒ’−ＭＯＳＦＥＴ Ｑ１３のゲート端子
に、そして、ラッチング用コントロール信号φＰＤＰＥ
Ｉは上記Ｎ−ＭＯＳＦＥＴ Ｑ１４のゲート端子にそれ
ぞれ供給される。従ってそれら各々ゲート端子に印加さ
れるそれぞれのラッチング用コントロール信号φＳＥＯ
及びφＰＤＰＥＩにより、上記Ｐ−ＭＯＳＦＥＴ Ｑ１
３及びＮ−）［］５ＦＥＴ Ｑ１４がＯＮまたはＯＦＦ
される。
一方、上記の構成による回路動作を察すると次の通りで
ある。第２Ｂ図で、Ｔ１区間以前には上記Ｐ−ＭＯＳＦ
ＥＴ Ｑ２１及びＱ１６、そしてＮ−ＭＯＳＦＥＴ Ｑ
１８がＯＮされ、φＳノードの電位は第１Ｂ図と同一に
ビット線充電電位ＶＢＰ （＝Ｖｃｃ／２＞になる、ま
た、Ｔ１ないしＴ２区間、即ち、ＴＳＥ区間で、Ｐ−Ｍ
ＯＳＦＥＴ Ｑ１３及びＱ１４がＯｆｆになり、Ｎ−Ｍ
ＯＳＦＥＴ Ｑ１５及びＱ１７がＯＮされると、Ｎ−Ｍ
ＯＳＦＥＴ Ｑ１８及びＱ１９はダイオードとして動作
し、上記φＳノード電位はＮ−ＭＯＳＦＥＴ Ｑ１８及
びＱ１９が有する閾値電圧の和（ＵＢＰＩ ）まで降下
される。
ある。第２Ｂ図で、Ｔ１区間以前には上記Ｐ−ＭＯＳＦ
ＥＴ Ｑ２１及びＱ１６、そしてＮ−ＭＯＳＦＥＴ Ｑ
１８がＯＮされ、φＳノードの電位は第１Ｂ図と同一に
ビット線充電電位ＶＢＰ （＝Ｖｃｃ／２＞になる、ま
た、Ｔ１ないしＴ２区間、即ち、ＴＳＥ区間で、Ｐ−Ｍ
ＯＳＦＥＴ Ｑ１３及びＱ１４がＯｆｆになり、Ｎ−Ｍ
ＯＳＦＥＴ Ｑ１５及びＱ１７がＯＮされると、Ｎ−Ｍ
ＯＳＦＥＴ Ｑ１８及びＱ１９はダイオードとして動作
し、上記φＳノード電位はＮ−ＭＯＳＦＥＴ Ｑ１８及
びＱ１９が有する閾値電圧の和（ＵＢＰＩ ）まで降下
される。
Ｔ２乃至１３区間で、上記Ｎ−ＭＯＳＦＥＴ Ｑ１５及
びＱ１７がＯｆｆされ、上記Ｐ−ＭＯＳＦＥＴ Ｑ２１
及びＱ１３がＯＮされると、上記Ｎ−ＭＯＳＦＥＴＱ１
８及びＱ１９はＯＮされ、上記φＳノード電位レベルは
上記ＴＳＢ区間での電位ＶＥＰＩからＶＢＰ２まで降下
される。その後、Ｔ３乃至Ｔ４区間でラッチング用コン
トロール信号φＳＥＩが供給電源Ｖｃｃレベル状態にな
ると、Ｎ−ＭＯＳＦＥＴ Ｑ２０がＯＮされ、φＳノー
ド電位レベルは°’Ｏ”Ｖに降下される。結局完全なセ
ンス動作が遂行されるようにする。
びＱ１７がＯｆｆされ、上記Ｐ−ＭＯＳＦＥＴ Ｑ２１
及びＱ１３がＯＮされると、上記Ｎ−ＭＯＳＦＥＴＱ１
８及びＱ１９はＯＮされ、上記φＳノード電位レベルは
上記ＴＳＢ区間での電位ＶＥＰＩからＶＢＰ２まで降下
される。その後、Ｔ３乃至Ｔ４区間でラッチング用コン
トロール信号φＳＥＩが供給電源Ｖｃｃレベル状態にな
ると、Ｎ−ＭＯＳＦＥＴ Ｑ２０がＯＮされ、φＳノー
ド電位レベルは°’Ｏ”Ｖに降下される。結局完全なセ
ンス動作が遂行されるようにする。
ここで、上記第１時間ＴＩは上記φＳノード電位レベル
がビット線充電電圧の電位レベルから下降を始める時間
であり、第２時間Ｔ２は上記φＳノード電位レベルが上
記Ｎ−ＭＯＳＦＥＴ Ｑ１８及びＱ１９が有する閾ｇｉ
電圧の和まで下降する時間であり、上記第３時間Ｔ３は
上記φＳノード電位レベルが接地レベル直前まで最終的
に下降する時間であり、第４時間Ｔ４は上記φＳノード
電位レベルが接地レベルを保持する時間である。
がビット線充電電圧の電位レベルから下降を始める時間
であり、第２時間Ｔ２は上記φＳノード電位レベルが上
記Ｎ−ＭＯＳＦＥＴ Ｑ１８及びＱ１９が有する閾ｇｉ
電圧の和まで下降する時間であり、上記第３時間Ｔ３は
上記φＳノード電位レベルが接地レベル直前まで最終的
に下降する時間であり、第４時間Ｔ４は上記φＳノード
電位レベルが接地レベルを保持する時間である。
第３Ａ図は本発明による一実施例であり第３Ｂ図を参照
して説明することにする０本実施例はＴ２時間以前に上
記φＳノード電位レベルが０−ビット線ＢＯに充電され
た電圧（例えば、ＶＢＰ／２．ＶＣＣ／２）でセンス増
幅器（３）のＮチャンネルセンス増幅ユニット（３Ａ）
のＮ−ＭＯＳＦＥＴ Ｑ６が有する閾値電圧以下に降下
され、それによってメモリセルアレイ装！（１）の選択
されたメモリセルからの信号電圧が０−ビット線ＢＯに
伝達される前にセンス増幅器（３）が予めセンス動作を
行うようになる誤動作を防止するためである。
して説明することにする０本実施例はＴ２時間以前に上
記φＳノード電位レベルが０−ビット線ＢＯに充電され
た電圧（例えば、ＶＢＰ／２．ＶＣＣ／２）でセンス増
幅器（３）のＮチャンネルセンス増幅ユニット（３Ａ）
のＮ−ＭＯＳＦＥＴ Ｑ６が有する閾値電圧以下に降下
され、それによってメモリセルアレイ装！（１）の選択
されたメモリセルからの信号電圧が０−ビット線ＢＯに
伝達される前にセンス増幅器（３）が予めセンス動作を
行うようになる誤動作を防止するためである。
まず、そのｔｇ戒は次の通りである。第１図のセンス増
幅器（３）のφＳノードから接続され、その出力端子は
上記ラッチング回路（ｌＯ）を経由し、再び上記φＳノ
ードに帰還接続されるシュミットトリガ−回路（２０）
で構成される。一方、上記シュミットｊ・リガー回路（
２０〉にはラッチング用コントロール信号φＰＤＰが供
給されるように第２Ａ図の接続点Ｐ９を通じてＰ−ＭＯ
ＳＦＥＴ Ｑ２１のゲ−１・端子に接続される。
幅器（３）のφＳノードから接続され、その出力端子は
上記ラッチング回路（ｌＯ）を経由し、再び上記φＳノ
ードに帰還接続されるシュミットトリガ−回路（２０）
で構成される。一方、上記シュミットｊ・リガー回路（
２０〉にはラッチング用コントロール信号φＰＤＰが供
給されるように第２Ａ図の接続点Ｐ９を通じてＰ−ＭＯ
ＳＦＥＴ Ｑ２１のゲ−１・端子に接続される。
その動作を第２Ａ図及び第３Ａ図、第３Ｂ図を参照して
説明すると次の通りである。シュミットＩ・リガー回路
（２０）により、上記センス増幅器（３）のＮ−ＭＯＳ
ＦＥＴ Ｑ６が有する閾値電圧以下のφＳノード電位レ
ベルがφＳノードで検出されると、上記シュミットトリ
ガー回路（２０）の出力■は第３Ｂ図のＴＡＥ区間で論
理的゛高゛°レベル信号となり、この信号は上記第２Ａ
図のラッチング回路（ｌＯ）のＮ−ＭＯＳＦＥＴ Ｑ１
４のゲート端子に印加される。
説明すると次の通りである。シュミットＩ・リガー回路
（２０）により、上記センス増幅器（３）のＮ−ＭＯＳ
ＦＥＴ Ｑ６が有する閾値電圧以下のφＳノード電位レ
ベルがφＳノードで検出されると、上記シュミットトリ
ガー回路（２０）の出力■は第３Ｂ図のＴＡＥ区間で論
理的゛高゛°レベル信号となり、この信号は上記第２Ａ
図のラッチング回路（ｌＯ）のＮ−ＭＯＳＦＥＴ Ｑ１
４のゲート端子に印加される。
従って、上記Ｎ−ＭＯ５ＦＩＥＴ Ｑ１４がＯＮになる
と、 Ｎ−ＭＯＳＦＥＴ Ｑ１９はＯＩ”Ｆされ、３
Ｂ図の上記ＴＡＥ区間でφＳ電位はこれ以上降下されな
い、この区間より以後にはコントロール信号φＳＥＯが
高”レベルになり、７面が°°低”レベルになると、上
記Ｎ−ＭＯＳＦＥＴＱ１９はＯＮになる。
と、 Ｎ−ＭＯＳＦＥＴ Ｑ１９はＯＩ”Ｆされ、３
Ｂ図の上記ＴＡＥ区間でφＳ電位はこれ以上降下されな
い、この区間より以後にはコントロール信号φＳＥＯが
高”レベルになり、７面が°°低”レベルになると、上
記Ｎ−ＭＯＳＦＥＴＱ１９はＯＮになる。
従って、センス増幅器（３）が望むセンス動作が遂行さ
れ、前述のようなセンス増幅器（３）の誤動作を防止す
ることができる。
れ、前述のようなセンス増幅器（３）の誤動作を防止す
ることができる。
［発明の効果 ］
上述のとおり本発明によると、センス増幅器のセンス動
作の開始後、ラッチング部のφＳノード電位レベルをビ
ット線充電電位Ｖ［ｌＰから閾値電圧レベルまで降下さ
せるのに所耗される時間を減少できるので、非常に速い
ビット線感知動作を遂行することができ、感知能力を向
上させ得る卓越な効果がある。
作の開始後、ラッチング部のφＳノード電位レベルをビ
ット線充電電位Ｖ［ｌＰから閾値電圧レベルまで降下さ
せるのに所耗される時間を減少できるので、非常に速い
ビット線感知動作を遂行することができ、感知能力を向
上させ得る卓越な効果がある。
第１Ａ図は従来のダイナミックラムの構成図、第１Ｂは
第１Ａ図の動作説明のための電圧波形図、第２Ａ図は本
発明によるダイナミックラムのセンス増幅器用ラッチン
グ回路、 第２Ｂｌ］は第２Ａ図のダイナミックラムのセンス増幅
器用ラッチング回路の動作説明のための電圧波形図、第
３Ａ図は本発明による１実施例図、 第３Ｂ図は第３Ａ図の１実施例の動作説明の電圧波形図
、ｌ：メモリセルアレイ装置 ２，１０：ラッチン
グ回路３；センス増幅器 ２０；シュミット
トリガ−回路１００：ダイナミックラム Ｑ 〉 〉 ０ ０ 〉 〉 ０ 〉 １岨 第 ３ 図 第 図 手 続 補 正 書 彷カ 平成２年１２月２６日 ２、発明の名称 ダイナミックランダムアクセスメモリのセンス増幅器用
ラッチング回路３、補正をする者 事件との関係
第１Ａ図の動作説明のための電圧波形図、第２Ａ図は本
発明によるダイナミックラムのセンス増幅器用ラッチン
グ回路、 第２Ｂｌ］は第２Ａ図のダイナミックラムのセンス増幅
器用ラッチング回路の動作説明のための電圧波形図、第
３Ａ図は本発明による１実施例図、 第３Ｂ図は第３Ａ図の１実施例の動作説明の電圧波形図
、ｌ：メモリセルアレイ装置 ２，１０：ラッチン
グ回路３；センス増幅器 ２０；シュミット
トリガ−回路１００：ダイナミックラム Ｑ 〉 〉 ０ ０ 〉 〉 ０ 〉 １岨 第 ３ 図 第 図 手 続 補 正 書 彷カ 平成２年１２月２６日 ２、発明の名称 ダイナミックランダムアクセスメモリのセンス増幅器用
ラッチング回路３、補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 １、ビット線充電電圧を供給するためのビット線の充電
電圧源と、自体の０及び１−ビット線Ｂ０、Ｂ１を等電
位にするための等化回路（５）と、自体に０及び１−ビ
ット線Ｂ０、Ｂ１を有して多数のメモリセルが配列され
ているメモリセルアレイ装置と、上記メモリセルアレイ
装置の０−ビット線Ｂ０から接続された■ノードを有す
るＮチャンネルセンス増幅ユニット及び上記メモリアレ
イ装置の１−ビット線Ｂ１から接続されたφＲノードを
有するＰチャンネルセンス増幅ユニットを備え、かつ上
記メモリセルアレイ装置内の選択されたメモリセルの情
報をセンシングするためのセンス増幅器と、上記φＲノ
ード及び供給電源Ｖｃｃ端子間に接続され、そのゲート
端子に供給されるラッチング用コントロール信号φＳＰ
によってＯＮまたはＯＦＦされるＭＯＳＦＥＴＱ１０と
、上記■ノード及びφＲノード間に、そして上記ビット
線充電電圧源及び上記φＲノード間にそれぞれ接続され
、かつそれら各々のゲート端子に供給されるラッチング
用コントロール信号φＢＰによってＯＮまたはＯＦＦさ
れるＭＯＳＦＥＴＱ１２およびＱ５と、上記■ノードに
接続され、センス動作時に上記■ノードの電位レベルを
接地電位レベルに降下させるためのセンス増幅器用ラッ
チング回路とを備えるダイナミックランダムアクセスメ
モリに於いて、上記ラッチング回路の動作直前に、上記
■ノードの電位レベルを予めビット線充電電位レベルよ
りも低いレベルから順次に接地電位レベルまで降下させ
るための上記ダイナミックランダムアクセスメモリのセ
ンス増幅器用ラッチング回路は、そのドレーン端子は接
続点Ｐ１を通じて上記Ｎチャンネルセンス増幅ユニット
の■ノードから接続され、そのソース端子は接地され、
そのゲートはラッチング用コントロール信号φＳＥＩを
供給され、この信号によってＯＮまたはＯＦＦされるＮ
ＯＳＦＥＴＱ２０と、 そのドレーン端子は上記接続点Ｐ１及びＰ２を経由して
上記■ノードに接続され、そのソース端子は接続点Ｐ４
に接続され、ゲート端子を有するＭＯＳＦＥＴＱ１８と
、そのドレーン端子は上記接続点Ｐ４を通じて上記ＭＯ
ＳＦＥＴＱ１８のソース端子に接続され、互いに直列接
続するようになし、そのソース端子は接地され、ゲート
端子を有するＭＯＳＦＥＴＱ１９と、そのドレーン端子
は上記接続点Ｐ１及びＰ２を通じて■ノードに接続され
、そのソース端子は接続点Ｐ３を通じて上記ＭＯＳＦＥ
ＴＱ１８のゲート端子に接続され、ゲート端子を有する
ＭＯＳＦＥＴＱ１５と、 そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
ＴＱ１８及びＱ１９の直列接続点Ｐ４に接続され、その
ソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴＱ１
９のゲート端子に接続され、そのゲート端子は接続点Ｐ
８を通じて上記ＭＯＳＦＥＴＱ１５のゲート端子に接続
されるＭＯＳＦＥＴＱ１７と、 そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴＱ１８及びＱ１９の直列接続点Ｐ４に接続され、そ
のドレーン端子はＮＯＴゲートＧ１を経由してラッチン
グ用コントロール信号■を供給され、この信号によりＯ
ＮまたはＯＦＦされるＭＯＳＦＥＴＱ１６と、 ドレーン端子は供給電源Ｖｃｃ端子に接続され、そのソ
ース端子は上記接続点Ｐ３を通じて上記ＭＯＳＦＥＴＱ
１５のソース端子及びＭＯＳＦＥＴＱ１８のゲート端子
にそれぞれ接続され、そのゲート端子は接続点Ｐ８を通
じて上記ＭＯＳＦＥＴＱ１５のゲート端子及び上記ＭＯ
ＳＦＥＴＱ１７のゲート端子間の接続点Ｐ８に相互接続
され、そのゲートを通じて供給されるラッチング用コン
トロール信号φＰＤＰによりＯＮまたはＯｆｆされるＭ
ＯＳＦＥＴＱ２１と、そのドレーン端子は供給電源Ｖｃ
ｃ端子に接続され、そのゲート端子はＮＯＴゲートＧ２
を経由してラッチング用コントロール信号φＳＥＯを供
給され、そのソース端子は上記ＭＯＳＦＥＴＱ１７のソ
ース及びＭＯＳＦＥＴＱ１９のゲート端子間の接続点Ｐ
６に接続された接続点Ｐ７に接続され上記第１信号によ
ってＯＮまたはＯｆｆされるＭＯＳＦＥＴＱ１３と、 そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号■を供給され、そのドレーン端子
は上記接続点Ｐ７を通じてＭＯＳＦＥＴＱ１３のソース
端子に接続され相互間に直列接続され、上記コントロー
ル信号によつてＯＮまたはＯｆｆされるＭＯＳＦＥＴＱ
１４を備えることを特徴とするダイナミックランダムア
クセスメモリのセンス増幅器用ラッチング回路。 ２、第１項に於いて、 上記ＭＯＳＦＥＴＱ５、Ｑ１２、Ｑ１４、Ｑ１５、Ｑ１
７、Ｑ１８、Ｑ１９及びＱ２０はＮチャンネルＭＯＳＦ
ＥＴであることを特徴とするダイナミックランダムアク
セスメモリのセンス増幅器用ラッチング回路、３、第１
項に於いて、 上記ＭＯＳＦＥＴＱ１０、Ｑ１３、Ｑ１６及びＱ２１は
ＰチャンネルＭＯＳＦＥＴであることを特徴とするダイ
ナミックランダムアクセスメモリのセンス増幅器用ラッ
チング回路、 ４、第１項に於いて、 上記センス増幅器用ラッチング回路は、 その入力端子は上記センス増幅器のＮチャンネルセンス
増幅ユニットの■ノードから接続され、その出力端子は
その出力信号■を上記ＭＯＳＦＥＴＱ１４のゲート端子
に供給するように接続され、自体にラッチング用コント
ロール信号φＰＤＰが供給されるように接続点Ｐ９を通
じて上記ＭＯＳＦＥＴＱ２１のゲート端子に接続された
シュミットトリガー回路を含むことを特徴とするダイナ
ミックランダムアクセスメモリのセンス増幅器用ラッチ
ング回路。 ５、センス増幅器用ラッチング回路を備えたダイナミッ
クランダムアクセスメモリに於いて、 ビット線充電電圧を供給するためのビット線充電電圧源
と、自体の０及び１−ビット線Ｂ０、Ｂ１を等電位にす
るための等比回路（５）と、 自体に０及び１−ビット線Ｂ０、Ｂ１を有して多数のメ
モリセルが配列されているメモリセルアレイ装置と、上
記メモリセルアレイ装置の０−ビット線Ｂ０から接続さ
れた■ノードを有するＮチャンネルセンス増幅ユニット
及び上記メモリセルアレイ装置の１−ビットＢ１から接
続されたφＲノードを有するＰチャンネルセンス増幅ユ
ニットを備え、かつ上記メモリセルアレイ装置内の選択
されたメモリセルの情報をセンシングするためのセンス
増幅器と、 上記φＲノードおよび供給電源Ｖｃｃ端子間に接続され
、そのゲート端子に供給されるラッチング用コントロー
ル信号φＳＰによってＯＮまたはＯＦＦされるＭＯＳＦ
ＥＴＱ１０と、上記■ノードおよびφＲノード間に、そ
して上記ビット線充電電圧装置および上記φＲノード間
に接続され、かつそれら各々のゲート端子に供給される
ラッチ用コントロール信号φＢＰによってＯＮまたはＯ
ＦＦされるＭＯＳＦＥＴＱ１２、Ｑ５と、上記■ノード
に接続され上記■ノードの電位レベルを予めビット線充
電電位レベルよりも低い電位レベルから順次に接地電位
レベルまで降下させるためのセンス増幅器用ラッチング
手段を備え、上記ラッチング手段は、 そのドレーン端子は接続点Ｐ１を通じて上記Ｎチャンネ
ルセンス増幅ユニットの■ノードから接続されて、その
ソース端子に接地され、そのゲートはラッチング用コン
トロール信号φＳＥを供給され、その信号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴＱ２０と、 そのドレーン端子は上記接続点Ｐ１およびＰ２を経由し
て上記■ノードに接続され、そのソース端子は接続点Ｐ
４に接続され、ゲート端子を有するＭＯＳＦＥＴＱ１８
と、そのドレーン端子は上記Ｐ４を通じて上記ＭＯＳＦ
ＥＴＱ１８のソース端子に接続されて互いに直列接続さ
れるようにし、そのソース端子は接地され、ゲート端子
を有するＭＯＳＦＥＴＱ１９と、そのドレーン端子は上
記接続点Ｐ１およびＰ２を通じて■ノードに接続され、
そのソース端子は接続点Ｐ３を通じて上記ＭＯＳＦＥＴ
Ｑ１８のゲート端子に接続され、ゲート端子を有するＭ
ＯＳＦＥＴＱ１５と、 そのドレーン端子は接続点Ｐ５を通じて上記ＭＯＳＦＥ
ＴＱ１８およびＱ１９の直列接続点Ｐ４に接続され、そ
のソース端子は接続点Ｐ６を通じて上記ＭＯＳＦＥＴＱ
１９のゲート端子に接続され、そのゲート端子は接続点
Ｐ８を通じて上記ＭＯＳＦＥＴＱ１５のゲート端子に接
続されるＭＯＳＦＥＴＱ１７と、 そのソース端子は上記接続点Ｐ５を通じて上記ＭＯＳＦ
ＥＴＱ１８およびＱ１９の直列接続点Ｐ４に接続され、
そのドレーン端子はビット線充電電圧源に接続され、そ
のゲート端子はＮＯＴゲートＧ１を経由してラッチング
用コントロール信号■供給され、この信号によってＯＮ
またはＯＦＦされるＭＯＳＦＥＴＱ１６と、ドレーン端
子は供給電源Ｖｃｃ端子に接続され、そのソース端子は
上記接続点Ｐ３を通じて上記ＭＯＳＦＥＴＱ１５のソー
ス端子およびＭＯＳＦＥＴＱ１８のゲート端子にそれぞ
れ接続され、そのゲート端子は接続点Ｐ８を通じて上記
ＭＯＳＦＥＴＱ１５のゲート端子および上記ＭＯＳＦＥ
ＴＱ１７のゲート端子間の接続点Ｐ８に相互接続され、
そのゲートを通じてラッチング用コントロール信号φＰ
ＤＰを供給され、この信号によってＯＮまたはＯＦＦさ
れるＭＯＳＦＥＴＱ２１と、そのドレーン端子は供給電
源Ｖｃｃ端子に接続され、そのゲート端子はＮＯＴゲー
トＧ２を経由しラッチング用コントロール信号φＳＥＯ
を供給され、そのソース端子は上記ＭＯＳＦＥＴＱ１７
のソースおよびＭＯＳＦＥＴＱ１９のゲート端子間の接
続点Ｐ６に接続された接続点Ｐ７に接続され、上記コン
トロール信号によってＯＮまたはＯＦＦされるＭＯＳＦ
ＥＴＱ１３と、 そのソース端子は接地され、そのゲート端子はラッチン
グ用コントロール信号■を供給され、そのドレーン端子
は上記接続点Ｐ７を通じて上記ＭＯＳＦＥＴＱ１３のソ
ース端子に接続されて相互間に直列接続され、上記コン
トロール信号によってＯＮまたはＯＦＦされるＭＯＳＦ
ＥＴＱ１４と、 その入力端子は上記Ｎチャンネルセンス増幅ユニットの
■ノードから接続され、その出力端子はその出力信号■
を上記ＭＯＳＦＥＴＱ１４のゲート端子に供給するよう
に接続され、自体にラッチング用コントロール信号φＰ
ＤＰが供給されるように接続点Ｐ９を通じて上記ＭＯＳ
ＦＥＴＱ２１のゲート端子に接続されたシュミットトリ
ガー回路とを備えることを特徴とするセンス増幅器用ラ
ッチング回路を具備したダイナミックランダムアクセス
メモリ。 ６、第５項に於いて、 上記ＭＯＳＦＥＴＱ５、Ｑ１２、Ｑ１４、Ｑ１５、Ｑ１
７、Ｑ１８、Ｑ１９およびＱ２０はＮチャンネルＭＯＳ
ＦＥＴであるのを特徴とするセンス増幅器用ラッチング
回路を具備したダイナミックランダムアクセスメモリ。 ７、第５項に於いて、 上記ＭＯＳＦＥＴＱ１０、Ｑ１３、Ｑ１６およびＱ２１
はＰチャンネルＭＯＳＦＥＴであるのを特徴とするセン
ス増幅器用ラッチング回路を具備したダイナミックラン
ダムアクセスメモリ。
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-
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