JPH03183137A - 自己整合コンタクト方法を利用した半導体装置製造方法 - Google Patents
自己整合コンタクト方法を利用した半導体装置製造方法Info
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- JPH03183137A JPH03183137A JP2238821A JP23882190A JPH03183137A JP H03183137 A JPH03183137 A JP H03183137A JP 2238821 A JP2238821 A JP 2238821A JP 23882190 A JP23882190 A JP 23882190A JP H03183137 A JPH03183137 A JP H03183137A
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- H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
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- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自己整合コンタクト工程を利用した半導体装
置の製造方法に関するものであり、絶縁するか、または
接続しようとする電極等の間の絶縁層の厚さを選択的に
形成するためにポリシリコン層を選択的に酸化させ電極
と電極を接続するためのコンタクト領域の絶縁層の厚さ
を最少化して、上記ｔ＠等の周囲に隣接した絶縁しよう
とする他の電極等の間の絶縁層の厚さは厚くして、半導
体の高ｔＡ積化を達成することができる自己整合コンタ
クト工程を利用した半導体装置の製造方法に関するもの
である。
置の製造方法に関するものであり、絶縁するか、または
接続しようとする電極等の間の絶縁層の厚さを選択的に
形成するためにポリシリコン層を選択的に酸化させ電極
と電極を接続するためのコンタクト領域の絶縁層の厚さ
を最少化して、上記ｔ＠等の周囲に隣接した絶縁しよう
とする他の電極等の間の絶縁層の厚さは厚くして、半導
体の高ｔＡ積化を達成することができる自己整合コンタ
クト工程を利用した半導体装置の製造方法に関するもの
である。
一般的に、所定の電極等をもつ半導体装置において、上
記電極等に選択的に電導層を接続するためには、先ず上
記半導体装置の電極の上部に絶縁層を形成する０次に、
上記絶縁層の上部にフォト・レジスト層を形成して、上
記接続のため選択された電極等の上部に形成されたフォ
ト・レジスト層を写真蝕刻工程により選択的に除去して
絶縁層の一部を露出させる。更に、露出された絶縁層を
蝕刻工程により、所定の領域を除去してコンタクト・ホ
ールを形成する。その後、上記残存のフォト・レジスト
を全部除去して構造全体に亘る表面上に、接続しようと
する電導層を＃ｉ積し、それにより上記接続しようとす
る電導層が上記コンタクト・ホールを通じて上記接続し
ようとして選ばれた電極等に選択的に接続される。
記電極等に選択的に電導層を接続するためには、先ず上
記半導体装置の電極の上部に絶縁層を形成する０次に、
上記絶縁層の上部にフォト・レジスト層を形成して、上
記接続のため選択された電極等の上部に形成されたフォ
ト・レジスト層を写真蝕刻工程により選択的に除去して
絶縁層の一部を露出させる。更に、露出された絶縁層を
蝕刻工程により、所定の領域を除去してコンタクト・ホ
ールを形成する。その後、上記残存のフォト・レジスト
を全部除去して構造全体に亘る表面上に、接続しようと
する電導層を＃ｉ積し、それにより上記接続しようとす
る電導層が上記コンタクト・ホールを通じて上記接続し
ようとして選ばれた電極等に選択的に接続される。
併し、上記従来の方法は写真蝕刻工程によるコンタクト
・ホール形成の時、工程上発生しうるコンタクト・マス
ク配列時に要求される恭少の誤配列補正距離及び臨界寸
度の損失を考慮した距離を必要とするので、半導体素子
の高Ｓ積化に障害要素となり、絶縁層の厚さが薄く形成
されることによる絶縁されるべき電極と電導層との間に
漏れ電流及び寄生容量が発生する問題があった。
・ホール形成の時、工程上発生しうるコンタクト・マス
ク配列時に要求される恭少の誤配列補正距離及び臨界寸
度の損失を考慮した距離を必要とするので、半導体素子
の高Ｓ積化に障害要素となり、絶縁層の厚さが薄く形成
されることによる絶縁されるべき電極と電導層との間に
漏れ電流及び寄生容量が発生する問題があった。
したがって、本発明は上記の問題点を解消し、コ〉′タ
クト工程を容易にし、半導体素子の高集積化を期するこ
とができる自己整合コンタクト工程を利用した半導体装
置製造方法を提供することにその目的がある。
クト工程を容易にし、半導体素子の高集積化を期するこ
とができる自己整合コンタクト工程を利用した半導体装
置製造方法を提供することにその目的がある。
本発明の自己整合コンタクト方法を利用した半導体装置
製造方法の特徴によれば、 シリコン基板の上部に互いに離隔して形成された各々の
素子分離用酸化膜と、 上記素子分離用酸化膜の間の上記シリコン基板の内側に
互いに離隔して形成されるが、各々ＬＤＤ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｉｆｆｕｓｉｏｎ）領域を有す
る拡散領域と、上記シリコン基板の上部に形成したゲー
ト酸化膜と、上記拡散領域との間のゲーＩ・酸１ヒ膜の
上部に形成した多数のゲート電極により構成された多数
のＨｏ５ＦＥＴと、上記各々の素子分離用酸化膜上部の
一部に形成した各々のゲート電極線と、 上記各々のゲート電極及びゲート電極線の両ｍ壁及び上
部に各々形成された酸化膜スペーサー及び第１酸化膜を
具備する半導体装置の製造方法における、上記多数のＭ
ＯＳＦＥＴ間の拡散領域と上記各々のゲート電極線に電
導層を選択的に接続するための自己整合コンタクト方法
を使用した半導体装置製造方法に於いて、上記半導体装
置の構造全体に亘る表面上にドープされなかったポリシ
リコン層、窒化膜及び感光物質層を順次に形成する段階
と、 上記窒化膜の一部が露出するように上記各々のゲート電
極線の上部と上記多数のＭＯＳＦＥＴ間の拡散領域の上
部を除く上記感光物質層を除去する段階と、 上記感光物質層が除去され露出した窒化膜を除去して、
その結果ドープされなかったボロシリコン層の一部を露
出する段階と、 イオン注入工程による上記露出されたドープされなかっ
たポリシリコン層をドープされたポリシリコン層で形成
するように不純物をイオン注入する段階と、 上記各々のゲート電極線の上部と上記各々のＭＯＳＦＥ
Ｔ間の拡散領域の上部に残っている上記感光物質層を除
去する段階と、上記露出してドープされたポリシリコン
層を熱酸ｆヒ膜成長工程によって酸化させ上記ドープさ
れたポリシリコン層内部及びその上部に熱酸化膜を形成
する段階と、上記各々のグー１〜電極線上部の第１酸化
膜と上記多数のＭＯＳＦＥＴ間の拡散領域上部のゲート
酸化膜が′露出するように、上記各々のゲート電極線上
部と上記多数のＭＯＳＦＥＴ間の拡散領域の上部に残っ
ている窒化膜及びドープされなかったポリシリコン層を
除去する段階と、 上記各々のゲート電極線上部と、上記多数の間５ＦＥＴ
間の拡散領域上部が露出するように、上記第１酸化膜、
ゲート酸化膜及び熱酸化膜をエツチングして、上記各々
のゲート電極線の上部及び上記多数のＭＯＳＦＥＴ間の
拡散領域の上部にコンタクトホールを形成する段階と、 上記構造全体の表面上に電導層を形成して、上記導電層
のマスクバター〉′工程により上記各々のゲート電極線
と上記多数のＭＯ５ＦＥＴｔ？ｉ’ｌの拡散領域に上記
電導層を電気的に各々接続させる段階によってなること
を特徴とする。
製造方法の特徴によれば、 シリコン基板の上部に互いに離隔して形成された各々の
素子分離用酸化膜と、 上記素子分離用酸化膜の間の上記シリコン基板の内側に
互いに離隔して形成されるが、各々ＬＤＤ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｉｆｆｕｓｉｏｎ）領域を有す
る拡散領域と、上記シリコン基板の上部に形成したゲー
ト酸化膜と、上記拡散領域との間のゲーＩ・酸１ヒ膜の
上部に形成した多数のゲート電極により構成された多数
のＨｏ５ＦＥＴと、上記各々の素子分離用酸化膜上部の
一部に形成した各々のゲート電極線と、 上記各々のゲート電極及びゲート電極線の両ｍ壁及び上
部に各々形成された酸化膜スペーサー及び第１酸化膜を
具備する半導体装置の製造方法における、上記多数のＭ
ＯＳＦＥＴ間の拡散領域と上記各々のゲート電極線に電
導層を選択的に接続するための自己整合コンタクト方法
を使用した半導体装置製造方法に於いて、上記半導体装
置の構造全体に亘る表面上にドープされなかったポリシ
リコン層、窒化膜及び感光物質層を順次に形成する段階
と、 上記窒化膜の一部が露出するように上記各々のゲート電
極線の上部と上記多数のＭＯＳＦＥＴ間の拡散領域の上
部を除く上記感光物質層を除去する段階と、 上記感光物質層が除去され露出した窒化膜を除去して、
その結果ドープされなかったボロシリコン層の一部を露
出する段階と、 イオン注入工程による上記露出されたドープされなかっ
たポリシリコン層をドープされたポリシリコン層で形成
するように不純物をイオン注入する段階と、 上記各々のゲート電極線の上部と上記各々のＭＯＳＦＥ
Ｔ間の拡散領域の上部に残っている上記感光物質層を除
去する段階と、上記露出してドープされたポリシリコン
層を熱酸ｆヒ膜成長工程によって酸化させ上記ドープさ
れたポリシリコン層内部及びその上部に熱酸化膜を形成
する段階と、上記各々のグー１〜電極線上部の第１酸化
膜と上記多数のＭＯＳＦＥＴ間の拡散領域上部のゲート
酸化膜が′露出するように、上記各々のゲート電極線上
部と上記多数のＭＯＳＦＥＴ間の拡散領域の上部に残っ
ている窒化膜及びドープされなかったポリシリコン層を
除去する段階と、 上記各々のゲート電極線上部と、上記多数の間５ＦＥＴ
間の拡散領域上部が露出するように、上記第１酸化膜、
ゲート酸化膜及び熱酸化膜をエツチングして、上記各々
のゲート電極線の上部及び上記多数のＭＯＳＦＥＴ間の
拡散領域の上部にコンタクトホールを形成する段階と、 上記構造全体の表面上に電導層を形成して、上記導電層
のマスクバター〉′工程により上記各々のゲート電極線
と上記多数のＭＯ５ＦＥＴｔ？ｉ’ｌの拡散領域に上記
電導層を電気的に各々接続させる段階によってなること
を特徴とする。
本発明の特徴の一つによる上記イオン注入工程によりド
ープされなかったポリシリコン層上に不純物をイオン注
入する段階は、 Ｂ、 ＢＦ□、Ｐ、またはＡｓの中で選択されたドーピ
ング源を使用して上記ドープされなかったポリシリコン
層が１×１０１８−５Ｘ１×１０１８Ｃｍ’の不純物濃
度を有するドープされたポリシリコン層を形成するよう
に上記ドープされなかったポリシリコン層をイオン注入
することを特徴とする特 本発明の特徴による上記ドープされたポリシリコン層を
酸化させドープされたポリシリコン層内部及びその上部
に熱酸１ヒ膜を形成する段階は、 上記ドープされたポリシリコン層を温度２００℃−１０
００℃にて■ト純キ硲罰熱酸化することを！１．９徴と
する。
ープされなかったポリシリコン層上に不純物をイオン注
入する段階は、 Ｂ、 ＢＦ□、Ｐ、またはＡｓの中で選択されたドーピ
ング源を使用して上記ドープされなかったポリシリコン
層が１×１０１８−５Ｘ１×１０１８Ｃｍ’の不純物濃
度を有するドープされたポリシリコン層を形成するよう
に上記ドープされなかったポリシリコン層をイオン注入
することを特徴とする特 本発明の特徴による上記ドープされたポリシリコン層を
酸化させドープされたポリシリコン層内部及びその上部
に熱酸１ヒ膜を形成する段階は、 上記ドープされたポリシリコン層を温度２００℃−１０
００℃にて■ト純キ硲罰熱酸化することを！１．９徴と
する。
本発明の自己整合コンタクト方法を利用した半導体装置
製造方法の其他の特徴によれば、 シリコン基板の上部に互いにｗ１隔して形成された各々
の素子分離用酸化膜と、 上記素子分離用酸化膜の間の上記シリコン基板の内側に
互いに離隔して形成されるが、各々 ＬＤＤ領域を有す
る拡散領域と、上記シリコン基板の上部に形成したゲー
ト酸化族と、上記拡散領域との間のゲート酸１ヒ膜の上
部に形成した多数のゲート電極により構成された多数の
ＭＯＳＦＥＴと、 上記各々の素子分離用酸化膜上部の一部に形成した各々
のゲート電極線と、 上記各々のゲートＴ４極及びゲート電極線の両側壁及び
上部に各々形成された酸化膜スペーサー及び第１酸化膜
を具備する半導体装置の製造方法における。上記多数の
ＭＯＳＦＥＴ間の拡散領域と上記各々のゲート電極線に
電導層を選択的に接続するための自己整合コンタクト方
法を使用した半導体装置製造方法に於いて、上記半導体
装置の構造全体に亘る表面上にポリシリコン層、窒化膜
及び感光物質層を順次に形成する段階と、上記窒化膜の
一部が露出するように上記各々のゲート電極線の上部と
上記多数のＭＯＳＦＥＴ間の拡散領域の上部を除く上記
感光物質層を除去するｆｉｌと、 上記感光物質層が除去され露出した窒化膜を除去して、
その結果ポリシリコン層の一部を露出する段階と、上記
各々のゲート電極線の上部と上部各々のＭＯＳＦＥＴ間
の拡散領域の上部に残っている上記感光物質層を除去す
る段階と、上記露出したポリシリコン層を熱酸化膜生成
工程によって酸化させ上記ポリシリコン層内部及びその
上部に熱酸化膜を形成する段階と、 上記各々のゲート！極線上部の第１酸１ヒ膜と上記多数
のＭＯＳＦＥＴ間の拡散領域上部のゲート酸化膜が露出
するように、上記各々のゲート電極線上部と上記多数の
ＭＯＳＦＥＴ間の拡散領域の上部に残っている窒化膜及
びポリシリコン層を除去する段階と、上記各々のゲート
電極線上部と、上記多数のＭＯＳＦＥＴ ｒ：１の拡散
領域上部が露出するように、上記第１酸化膜、グーｌ−
酸化膜及び熱酸化膜をエツチングして、上記各々のゲー
ト電極線の上部及び上記多数のＭＯＳＦＥＴ間の拡散領
域の上部にコンタクトホールを形成する段階と、 上記構造全体の表面上に電導層を形成して、上記導電層
のマスクパターン工程により上記各々のゲート電極線と
上記多数のＭＯＳＦＥＴ間の拡散領域に上記電導層を電
気的に各々接続させる段階によってなることを特徴とす
る。
製造方法の其他の特徴によれば、 シリコン基板の上部に互いにｗ１隔して形成された各々
の素子分離用酸化膜と、 上記素子分離用酸化膜の間の上記シリコン基板の内側に
互いに離隔して形成されるが、各々 ＬＤＤ領域を有す
る拡散領域と、上記シリコン基板の上部に形成したゲー
ト酸化族と、上記拡散領域との間のゲート酸１ヒ膜の上
部に形成した多数のゲート電極により構成された多数の
ＭＯＳＦＥＴと、 上記各々の素子分離用酸化膜上部の一部に形成した各々
のゲート電極線と、 上記各々のゲートＴ４極及びゲート電極線の両側壁及び
上部に各々形成された酸化膜スペーサー及び第１酸化膜
を具備する半導体装置の製造方法における。上記多数の
ＭＯＳＦＥＴ間の拡散領域と上記各々のゲート電極線に
電導層を選択的に接続するための自己整合コンタクト方
法を使用した半導体装置製造方法に於いて、上記半導体
装置の構造全体に亘る表面上にポリシリコン層、窒化膜
及び感光物質層を順次に形成する段階と、上記窒化膜の
一部が露出するように上記各々のゲート電極線の上部と
上記多数のＭＯＳＦＥＴ間の拡散領域の上部を除く上記
感光物質層を除去するｆｉｌと、 上記感光物質層が除去され露出した窒化膜を除去して、
その結果ポリシリコン層の一部を露出する段階と、上記
各々のゲート電極線の上部と上部各々のＭＯＳＦＥＴ間
の拡散領域の上部に残っている上記感光物質層を除去す
る段階と、上記露出したポリシリコン層を熱酸化膜生成
工程によって酸化させ上記ポリシリコン層内部及びその
上部に熱酸化膜を形成する段階と、 上記各々のゲート！極線上部の第１酸１ヒ膜と上記多数
のＭＯＳＦＥＴ間の拡散領域上部のゲート酸化膜が露出
するように、上記各々のゲート電極線上部と上記多数の
ＭＯＳＦＥＴ間の拡散領域の上部に残っている窒化膜及
びポリシリコン層を除去する段階と、上記各々のゲート
電極線上部と、上記多数のＭＯＳＦＥＴ ｒ：１の拡散
領域上部が露出するように、上記第１酸化膜、グーｌ−
酸化膜及び熱酸化膜をエツチングして、上記各々のゲー
ト電極線の上部及び上記多数のＭＯＳＦＥＴ間の拡散領
域の上部にコンタクトホールを形成する段階と、 上記構造全体の表面上に電導層を形成して、上記導電層
のマスクパターン工程により上記各々のゲート電極線と
上記多数のＭＯＳＦＥＴ間の拡散領域に上記電導層を電
気的に各々接続させる段階によってなることを特徴とす
る。
本発明の池の特徴によれば、
上記ポリシリコン層はｐａｃＱ、のガスを使用して温度
７００−１０００℃にてｌＯ分〜１００分間加熱し、上
記ガス内に含有する不純物をポリシリコン層内に拡散さ
せた１ｘ ｔｏ” −５Ｘ ｔＯ″１−３の不純物濃度
を有するドープされたポリシリコンを利用することを特
徴とする。
７００−１０００℃にてｌＯ分〜１００分間加熱し、上
記ガス内に含有する不純物をポリシリコン層内に拡散さ
せた１ｘ ｔｏ” −５Ｘ ｔＯ″１−３の不純物濃度
を有するドープされたポリシリコンを利用することを特
徴とする。
本発明の他の特徴によれば、
上記ポリシリコン層は、尚、ＢＮ（Ｂｏｒｏｎ−Ｎｔｔ
ｒｉｄｅ） 、ＢＳＧ（Ｂ。
ｒｉｄｅ） 、ＢＳＧ（Ｂ。
ｒｏ−５ｉ １ｉｃａｔｅ−Ｇｌａｓｓ）、ＢＰＳＧ
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−５ｉ Ｉ ｉ ｃａｔｅ
−Ｇ １ａｓｓ ）またはＰＳＧ （Ｐｈｏｓｐｈｏ−
５ｉ Ｉ １ｃａｔｅ−Ｇｌａｓｓ）の中で選択された
固体ドーピング源を上記ポリシリコン層上に１００−２
０００Ａ程度蒸着した後、温度７００−１０００℃にて
１０−１００分間加熱して、上記固体ドーピング流内に
含有されている不純物を上記ポリシリコン層内に拡散さ
せたｌＸ１×１０１８ −５Ｘ １ｆｆ’ｃ−の不純物
濃度を有するドープされたポリシリコンを利用すること
を含むことを特徴とする。
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−５ｉ Ｉ ｉ ｃａｔｅ
−Ｇ １ａｓｓ ）またはＰＳＧ （Ｐｈｏｓｐｈｏ−
５ｉ Ｉ １ｃａｔｅ−Ｇｌａｓｓ）の中で選択された
固体ドーピング源を上記ポリシリコン層上に１００−２
０００Ａ程度蒸着した後、温度７００−１０００℃にて
１０−１００分間加熱して、上記固体ドーピング流内に
含有されている不純物を上記ポリシリコン層内に拡散さ
せたｌＸ１×１０１８ −５Ｘ １ｆｆ’ｃ−の不純物
濃度を有するドープされたポリシリコンを利用すること
を含むことを特徴とする。
本発明の他の特徴によれば、
上記ポリシリコン層を酸化させ熱酸化膜を形成する段階
は。
は。
上記ポリシリコン層を温度２００℃−１０００℃にて１
０−１２０分間分間化させることを特徴とする特 〔実施例〕 以下、本発明を添付された図面を参照して詳細に説明す
る。
０−１２０分間分間化させることを特徴とする特 〔実施例〕 以下、本発明を添付された図面を参照して詳細に説明す
る。
第１図は、シリコン基板（１）に互いに離隔している一
対の素子分離用酸化膜（４Ａ及び４Ｂ）を形成し、上記
各々の素子分離用酸化膜（４Ａ及び４１３）の間のシリ
コン基板（１）上にゲート酸化膜（３）を、例えば、１
００−５００Ａ程度の厚さで成長させる。その後、ゲ−
１・電極用電導層（５）を全体構造の表面上に例えば１
５００−５００ＯＡの厚さで形成する１次いて、上記ゲ
ート電極用電導層〈５〉のマスクパターン工程により上
記ゲート電極用電導層（５）の一部を蝕刻して、上記素
子分離用酸化ＪＩＱ（４Ａ及び４Ｂ）間のゲート酸化膜
（３）の上部に上記素子分離用酸化ｇ（４Ａ及び４Ｂ）
と自体が互いに離隔した状態でゲートを極（５Ａ及び５
Ｂ＞と上記素子分離用酸化膜（４＾及び４Ｂ）の上部一
部にゲーＩ・電極線（５Ｃ及び５Ｄ）を夫々形成させる
。
対の素子分離用酸化膜（４Ａ及び４Ｂ）を形成し、上記
各々の素子分離用酸化膜（４Ａ及び４１３）の間のシリ
コン基板（１）上にゲート酸化膜（３）を、例えば、１
００−５００Ａ程度の厚さで成長させる。その後、ゲ−
１・電極用電導層（５）を全体構造の表面上に例えば１
５００−５００ＯＡの厚さで形成する１次いて、上記ゲ
ート電極用電導層〈５〉のマスクパターン工程により上
記ゲート電極用電導層（５）の一部を蝕刻して、上記素
子分離用酸化ＪＩＱ（４Ａ及び４Ｂ）間のゲート酸化膜
（３）の上部に上記素子分離用酸化ｇ（４Ａ及び４Ｂ）
と自体が互いに離隔した状態でゲートを極（５Ａ及び５
Ｂ＞と上記素子分離用酸化膜（４＾及び４Ｂ）の上部一
部にゲーＩ・電極線（５Ｃ及び５Ｄ）を夫々形成させる
。
次に、全体構造の表面上にＰ形またはＮ形不純物のイオ
ン注入工程により、上記ゲート電極（５Ａ及び５Ｂ＞間
と上記素子分離用酸化膜（４＾及び４Ｂ）とゲート電極
（５Ａ及び５Ｂ）間のシリコン基板内部ニＩ Ｘ １×
１０１８ −Ｉ Ｘ １×１０１８Ｃｍ ’ノ不Ｈ’Ｐ
５２ａＷ１． ヲ以ッ”ＣＬＤＤ 領域（２Ａ、２Ｂ及
び２Ｃ）を形成した状態の断面図である。
ン注入工程により、上記ゲート電極（５Ａ及び５Ｂ＞間
と上記素子分離用酸化膜（４＾及び４Ｂ）とゲート電極
（５Ａ及び５Ｂ）間のシリコン基板内部ニＩ Ｘ １×
１０１８ −Ｉ Ｘ １×１０１８Ｃｍ ’ノ不Ｈ’Ｐ
５２ａＷ１． ヲ以ッ”ＣＬＤＤ 領域（２Ａ、２Ｂ及
び２Ｃ）を形成した状態の断面図である。
第２図は、全体構造の表面上に公知の方法によって、図
示されていない、酸化膜を形成した後、これの非等方性
蝕刻工程により上記各々のゲート電極（５Ａ及び５［Ｉ
）及びグー１４極線（５Ｃ及び５Ｄ）の側面に酸化膜ス
ペーサー（６）を形成し、ゲート電極（５Ａ及び５Ｂ）
及びゲート電極線（５Ｃ及び５Ｄ）の上部表面を露出さ
せる。その後、構造全体に亘る表面上にＰ またはＮ
不純物をイオン注入して、上記多数のＬＤＤ領域（２Ａ
、２Ｂ及び２Ｃ）が形成されたシリコン基板（１）の内
部にソース及び／またはドレイン電極として作用する多
数の拡散領域（２Ｄ、２Ｅ及び２Ｆ）を形成した状態の
断面図である。
示されていない、酸化膜を形成した後、これの非等方性
蝕刻工程により上記各々のゲート電極（５Ａ及び５［Ｉ
）及びグー１４極線（５Ｃ及び５Ｄ）の側面に酸化膜ス
ペーサー（６）を形成し、ゲート電極（５Ａ及び５Ｂ）
及びゲート電極線（５Ｃ及び５Ｄ）の上部表面を露出さ
せる。その後、構造全体に亘る表面上にＰ またはＮ
不純物をイオン注入して、上記多数のＬＤＤ領域（２Ａ
、２Ｂ及び２Ｃ）が形成されたシリコン基板（１）の内
部にソース及び／またはドレイン電極として作用する多
数の拡散領域（２Ｄ、２Ｅ及び２Ｆ）を形成した状態の
断面図である。
第３図は、上記第２図の非等方性蝕刻工程によって露出
されたゲート電極（５Ａ及び５Ｂ）及びゲート電極線（
５Ｃ及び５Ｄ）の上に、後で構造全体に亘る表面上に形
成される第１導電層例えばポリシリコン層（８）からの
不純物の侵入を防止するため、それらの上部に第１絶縁
層、第１酸化膜（７）を形成して、多数のＭＯＳＦＥＴ
（３０Ａ及び３０Ｂ）を形成した状態の断面図である。
されたゲート電極（５Ａ及び５Ｂ）及びゲート電極線（
５Ｃ及び５Ｄ）の上に、後で構造全体に亘る表面上に形
成される第１導電層例えばポリシリコン層（８）からの
不純物の侵入を防止するため、それらの上部に第１絶縁
層、第１酸化膜（７）を形成して、多数のＭＯＳＦＥＴ
（３０Ａ及び３０Ｂ）を形成した状態の断面図である。
第４図は、ｉｌｌ造全体に亘る表面上に不純物がドープ
されていないポリシリコン層（８）を１００−３００Ｏ
Ａ程度の厚さで堆積させた後、その上部に窒化１１１（
９）を夫々形成する。その後、感光物質層（１０）を構
造全体に亘る表面上に塗布し、後にコンタクトホールを
形成しようとするＭＯＳＦＥＴ （３０Ａ及び３０Ｂ）
のゲート電極（５Ａ及び５Ｂ）間の拡散領域（２Ｄ）の
上部及びゲート電極線（５Ｃ及び５Ｄ）の上部のコンタ
クト領域（２０Ａ、２０１３及び２０Ｃ）を除く残りの
感光物質［（１０）を除去して、上記コンタクト領域（
２ＯＡ、２０Ｂ及び２０Ｃ）以外の窒化ｐＡ（９）の表
面を露出させた状態の断面図である。
されていないポリシリコン層（８）を１００−３００Ｏ
Ａ程度の厚さで堆積させた後、その上部に窒化１１１（
９）を夫々形成する。その後、感光物質層（１０）を構
造全体に亘る表面上に塗布し、後にコンタクトホールを
形成しようとするＭＯＳＦＥＴ （３０Ａ及び３０Ｂ）
のゲート電極（５Ａ及び５Ｂ）間の拡散領域（２Ｄ）の
上部及びゲート電極線（５Ｃ及び５Ｄ）の上部のコンタ
クト領域（２０Ａ、２０１３及び２０Ｃ）を除く残りの
感光物質［（１０）を除去して、上記コンタクト領域（
２ＯＡ、２０Ｂ及び２０Ｃ）以外の窒化ｐＡ（９）の表
面を露出させた状態の断面図である。
上記におけるドープされていないポリシリコン１（８）
の代りに不純物がドープされたポリシリコン層を以って
形成してＣ良い、即ち、ガスドープ源としてｐｏｃＱ３
ガスを７００−１０００℃の温度で１０−１００分程度
加熱して１ｘｌＯ−５ｘｌＯＣ−の不純物濃度に上記ド
ープされていないポリシリコン層（８）に不純物を注入
することができる。
の代りに不純物がドープされたポリシリコン層を以って
形成してＣ良い、即ち、ガスドープ源としてｐｏｃＱ３
ガスを７００−１０００℃の温度で１０−１００分程度
加熱して１ｘｌＯ−５ｘｌＯＣ−の不純物濃度に上記ド
ープされていないポリシリコン層（８）に不純物を注入
することができる。
また、固体ドーピング源としてＢＮ （Ｂｏｒｏｎ−Ｎ
ｉｔｒｉｄｅ）、ＢＳＧ （Ｂｏｒ。
ｉｔｒｉｄｅ）、ＢＳＧ （Ｂｏｒ。
５ｉｌｉｃａｔｅ−Ｇｌａｓｓ） 、ＢＰＳＧ （Ｂｏ
ｒｏ−Ｐｈｏｓｐｈｏ−５ｉｌｊｃａｔｅ−Ｇｌａｓｓ
） 。
ｒｏ−Ｐｈｏｓｐｈｏ−５ｉｌｊｃａｔｅ−Ｇｌａｓｓ
） 。
Ｉ’ＳＧ （Ｐｈｏｓｐｈｏ−５ｊｌｉｃａｔｅ−Ｇ！
ａｓｓ）等をドープされていない上記ポリシリコン（８
）上に１００−２００ＯＡ程度の厚さで堆積させた後、
７００−１０００℃ノ温［テｌ０−１００分程ｆｌＥ加
熱ＬＩＸ１×１０１８ −５Ｘ１０４Ｃｍ″３）不純物
濃度にドープする方法である。従って、上記工程におい
て、不純物をドー１させる場合、後述の第５図の工程で
は別途に不純物をイオン注入する工程を行なくても良い
のである。
ａｓｓ）等をドープされていない上記ポリシリコン（８
）上に１００−２００ＯＡ程度の厚さで堆積させた後、
７００−１０００℃ノ温［テｌ０−１００分程ｆｌＥ加
熱ＬＩＸ１×１０１８ −５Ｘ１０４Ｃｍ″３）不純物
濃度にドープする方法である。従って、上記工程におい
て、不純物をドー１させる場合、後述の第５図の工程で
は別途に不純物をイオン注入する工程を行なくても良い
のである。
第５図は、上記第４部図の工程に於いて上記コンタクト
領域（２０Ａ、２０Ｂ及び２０Ｃ）以外の露出された窒
化膜（９）を蝕刻して、その下に残っているコンタクト
領域（２０＾、２０Ｂ及び２０Ｃ）以外のドープされて
いないポリシリコン層（８）を露出させる。その後の工
程である熱酸化膜工程の時、上記ドープされていないポ
リシリコンＩ’ｍ（８）の酸化膜の成長を増大させ後述
の熱酸化膜（１１）形成の時、コンタクト領域（２ＯＡ
、２０Ｂ及び２０Ｃ）に残存する窒化ｒＩＡ（９）の両
端部から発生しうる突出現象を容易に制御するため、イ
オン注入工程により高濃度Ｂ、ＢＦ、、またはＰ、 Ａ
ｓ等の不鈍物を上記露出してドープされていないポリシ
リコンＭ（８）に拡散させ、上記ドープされていないポ
リシリコン層（８）がＬＸＩＧ”−５×１♂１Ｃ−程度
の濃度にドープされたポリシリコン層（８Ａ）を形成す
るようにイオン注入をした状態の断面図である（ここで
、また、他の方法で上記イオン注入工程を窒化ＪＩ＊（
９）を蝕刻する前に実施しても良い〉。
領域（２０Ａ、２０Ｂ及び２０Ｃ）以外の露出された窒
化膜（９）を蝕刻して、その下に残っているコンタクト
領域（２０＾、２０Ｂ及び２０Ｃ）以外のドープされて
いないポリシリコン層（８）を露出させる。その後の工
程である熱酸化膜工程の時、上記ドープされていないポ
リシリコンＩ’ｍ（８）の酸化膜の成長を増大させ後述
の熱酸化膜（１１）形成の時、コンタクト領域（２ＯＡ
、２０Ｂ及び２０Ｃ）に残存する窒化ｒＩＡ（９）の両
端部から発生しうる突出現象を容易に制御するため、イ
オン注入工程により高濃度Ｂ、ＢＦ、、またはＰ、 Ａ
ｓ等の不鈍物を上記露出してドープされていないポリシ
リコンＭ（８）に拡散させ、上記ドープされていないポ
リシリコン層（８）がＬＸＩＧ”−５×１♂１Ｃ−程度
の濃度にドープされたポリシリコン層（８Ａ）を形成す
るようにイオン注入をした状態の断面図である（ここで
、また、他の方法で上記イオン注入工程を窒化ＪＩ＊（
９）を蝕刻する前に実施しても良い〉。
第６図は、上記第５図の工程以後に上記コンタクト領域
（２０Ａ、２０Ｂ及び２０Ｃ〉に残存する感光物質層（
１０）を除去する。
（２０Ａ、２０Ｂ及び２０Ｃ〉に残存する感光物質層（
１０）を除去する。
そうして上記露出してドープされたポリシリコン〈８Ａ
）を熱酸化膜成長工程方法により７００℃−１０００℃
の温度で１０−１２０分間酸化させると、上記露出して
ドープされたポリシリコン層（８Ａ）自体が完全に酸化
されると同時にその上部にも熱酸化膜が成長され、最初
のポリシリコン層（８Ａ〉によりも２倍程度の厚さに熱
酸化膜＜１１）が形成された状態の断面図である。
）を熱酸化膜成長工程方法により７００℃−１０００℃
の温度で１０−１２０分間酸化させると、上記露出して
ドープされたポリシリコン層（８Ａ）自体が完全に酸化
されると同時にその上部にも熱酸化膜が成長され、最初
のポリシリコン層（８Ａ〉によりも２倍程度の厚さに熱
酸化膜＜１１）が形成された状態の断面図である。
ここで、上記露出してドープされたポリシリコン層（８
Ａ）を完全に酸化させずに一定の厚さだけを酸化させる
工程を進めることもできる。
Ａ）を完全に酸化させずに一定の厚さだけを酸化させる
工程を進めることもできる。
第７図は、上記第６図の工程後、上記コンタクト領域（
２０＾、２０Ｂ、２０Ｃ）に残存する窒化膜（９）を蝕
刻して、その下部に残っているコンタクＩ・領域（２０
Ａ、２０Ｂ及び２０Ｃ）のドープされていないポリシリ
コンＩＩ（１）を露出させた状態の断面図である。
２０＾、２０Ｂ、２０Ｃ）に残存する窒化膜（９）を蝕
刻して、その下部に残っているコンタクＩ・領域（２０
Ａ、２０Ｂ及び２０Ｃ）のドープされていないポリシリ
コンＩＩ（１）を露出させた状態の断面図である。
そうして上記第６図の工程で成長された熱酸化膜（１１
）をマスク層として利用して上記コンタクト領域（２０
Ａ、２０８及び２０Ｃ）に残っているドープされていな
いポリシリコン（８）を等方性または非等方性蝕刻によ
って除去し、上記ゲート電極！！（５Ｃ及び５Ｄ）の上
部に形成された第１酸化ｒＩＡ（７）の一部と、上記ゲ
ーｈｉｍ線（５Ａ及び５Ｂ）間の拡散領域（２Ｄ）の上
部に形成されたゲート酸化ＪＩＩ（３）の一部を上記コ
ンタクト領域（２０Ａ、２０Ｂ及び２０Ｃ）において夫
々露出させる。
）をマスク層として利用して上記コンタクト領域（２０
Ａ、２０８及び２０Ｃ）に残っているドープされていな
いポリシリコン（８）を等方性または非等方性蝕刻によ
って除去し、上記ゲート電極！！（５Ｃ及び５Ｄ）の上
部に形成された第１酸化ｒＩＡ（７）の一部と、上記ゲ
ーｈｉｍ線（５Ａ及び５Ｂ）間の拡散領域（２Ｄ）の上
部に形成されたゲート酸化ＪＩＩ（３）の一部を上記コ
ンタクト領域（２０Ａ、２０Ｂ及び２０Ｃ）において夫
々露出させる。
次に、第８図は、コンタクト領域（２０Ａ、２０Ｂ及び
２０Ｃ）に露出されたゲート酸化膜（３）及び第１酸化
膜〈７〉を熱酸化膜（１１）と共に等方性及び非等方性
蝕刻により上記ゲート電極（，５Ａ及び５Ｂ）間の拡散
領域表面と上記ゲート電極線（５Ｃ及び５Ｄ）の上部表
面が露出するように蝕刻して上記コンタクト領域（２０
Ａ、２０Ｂ及び２０Ｃ〉に各々のコンタクトホール（１
２Ａ、 １２Ｂ及び１２Ｃ）を形成した状態の断面図で
ある。この時、即ち、上記各々のコンタクトボール（１
２Ａ、１２Ｂ及び１２Ｃ）を形成する工程の時、上記蝕
刻されるゲート酸化膜（３）及び第１酸化膜の厚さが隣
接している熱酸化膜（１１）の厚さより相対的に薄いた
め、その蝕刻工程時間を短くすることが必要である。
２０Ｃ）に露出されたゲート酸化膜（３）及び第１酸化
膜〈７〉を熱酸化膜（１１）と共に等方性及び非等方性
蝕刻により上記ゲート電極（，５Ａ及び５Ｂ）間の拡散
領域表面と上記ゲート電極線（５Ｃ及び５Ｄ）の上部表
面が露出するように蝕刻して上記コンタクト領域（２０
Ａ、２０Ｂ及び２０Ｃ〉に各々のコンタクトホール（１
２Ａ、 １２Ｂ及び１２Ｃ）を形成した状態の断面図で
ある。この時、即ち、上記各々のコンタクトボール（１
２Ａ、１２Ｂ及び１２Ｃ）を形成する工程の時、上記蝕
刻されるゲート酸化膜（３）及び第１酸化膜の厚さが隣
接している熱酸化膜（１１）の厚さより相対的に薄いた
め、その蝕刻工程時間を短くすることが必要である。
第９図は、上記第８図の工程後、構造全体に亘る表面上
に電導ＪＩＢ（１３）を形成して電導層（１３）をマス
クパターン工程によりコンタクトホール周囲の部分だけ
を残して除去し、それによって上記電導ＦＩＡ＜１３）
を接続しようとするＭ［１ＳＦＥＴ （３０Ａ及び３
０Ｂ）のゲート電極（５＾及び５Ｂ）間の拡散領域（２
Ｄ〉とゲート電極線（５Ｃ及び５Ｄ）に上記コンタクト
ホール（Ｌ２Ａ、 １２Ｂ及びＬ２Ｃ）を通じて接続さ
せた状態の断面図である。
に電導ＪＩＢ（１３）を形成して電導層（１３）をマス
クパターン工程によりコンタクトホール周囲の部分だけ
を残して除去し、それによって上記電導ＦＩＡ＜１３）
を接続しようとするＭ［１ＳＦＥＴ （３０Ａ及び３
０Ｂ）のゲート電極（５＾及び５Ｂ）間の拡散領域（２
Ｄ〉とゲート電極線（５Ｃ及び５Ｄ）に上記コンタクト
ホール（Ｌ２Ａ、 １２Ｂ及びＬ２Ｃ）を通じて接続さ
せた状態の断面図である。
上述の如く、本発明によれば接続しようとする電導層が
接続しようとする半導体装置の予定されている電極領域
に各々のコンタクトホールを通じて自己整合され接続さ
れることにより、絶縁されるべき′Ｃ極領域間に必要と
する絶縁層の厚さを最少の厚さに維持させながら、接続
しようとする電極領域とは小さい面積内で接続すこが可
能であり、半導体装置の高集積化に役立つものである。
接続しようとする半導体装置の予定されている電極領域
に各々のコンタクトホールを通じて自己整合され接続さ
れることにより、絶縁されるべき′Ｃ極領域間に必要と
する絶縁層の厚さを最少の厚さに維持させながら、接続
しようとする電極領域とは小さい面積内で接続すこが可
能であり、半導体装置の高集積化に役立つものである。
また、コンタクトホール等の形成工程の時、初めに述べ
たような従来のコンタクトマスク配列時に要求される最
少のマスク配列誤り補正距離及び臨界寸度損失を考慮し
た距離に必要とする追加のコンタクトマスクパターン工
程が不必要であるため、半導体装Ｔ１．製造工程を短縮
することができる。尚更、ゲート電極上部には十分な厚
さの熱酸化膜が形成され、各々の電極等との寄生容量の
蓄積を最少化することができる効果を奏するのである。
たような従来のコンタクトマスク配列時に要求される最
少のマスク配列誤り補正距離及び臨界寸度損失を考慮し
た距離に必要とする追加のコンタクトマスクパターン工
程が不必要であるため、半導体装Ｔ１．製造工程を短縮
することができる。尚更、ゲート電極上部には十分な厚
さの熱酸化膜が形成され、各々の電極等との寄生容量の
蓄積を最少化することができる効果を奏するのである。
第１図は、シリコン基板上にＬＤＤ領域、ゲート酸化膜
、素子分ｗａ化膜及びグーｌ−電極とゲート電極線を形
成した状態の断面図。 第２図は、ゲート電極及びゲート電極線の両（ｌｌｌＩ
壁に酸化膜スペーサーを形成した状態の断面図。 第３図は、ゲート１！極及びゲート電極線上部に第１酸
化膜を形成した状態の断面図。 第４図は、ポリシリコン層及び窒１ヒ膜を形成してコン
タクトを形成しようとする部分にフォトレジスト層を形
成した状態の断面図。 第５図は、露出された窒化膜を除去して上記形成された
ポリシリコン層内にイオン注入を実施した状態の断面図
。 第６図は、残存しているフォトレジスト層を除去して、
露出されたポリシリコン層及びその上部に熱酸化工程に
よって熱酸化膜を形成した状態の断面図。 第７図は、上記残存して窒化膜及びポリシリコン層を全
部除去した状態の断面図。 第８図は、露出されたコンタクト部分の第１酸１ヒ膜及
びゲート酸化膜を除去してコンタクトホールを形成した
状態の断面図。 第９図は、コンタクトホールに電導層を選択的に接続し
た状態の断面図。
、素子分ｗａ化膜及びグーｌ−電極とゲート電極線を形
成した状態の断面図。 第２図は、ゲート電極及びゲート電極線の両（ｌｌｌＩ
壁に酸化膜スペーサーを形成した状態の断面図。 第３図は、ゲート１！極及びゲート電極線上部に第１酸
化膜を形成した状態の断面図。 第４図は、ポリシリコン層及び窒１ヒ膜を形成してコン
タクトを形成しようとする部分にフォトレジスト層を形
成した状態の断面図。 第５図は、露出された窒化膜を除去して上記形成された
ポリシリコン層内にイオン注入を実施した状態の断面図
。 第６図は、残存しているフォトレジスト層を除去して、
露出されたポリシリコン層及びその上部に熱酸化工程に
よって熱酸化膜を形成した状態の断面図。 第７図は、上記残存して窒化膜及びポリシリコン層を全
部除去した状態の断面図。 第８図は、露出されたコンタクト部分の第１酸１ヒ膜及
びゲート酸化膜を除去してコンタクトホールを形成した
状態の断面図。 第９図は、コンタクトホールに電導層を選択的に接続し
た状態の断面図。
Claims (1)
- 【特許請求の範囲】 １、シリコン基板の上部に互いに離隔して形成された各
々の素子分離用酸化膜と、 上記素子分離用酸化膜の間の上記シリコン基板の内側に
互いに離隔して形成されるが、各々ＬＤＤ領域を有する
拡散領域と、上記シリコン基板の上部に形成したゲート
酸化膜と、上記拡散領域との間のゲート酸化膜の上部に
形成した多数のゲート電極により構成された多数のＭＯ
ＳＦＥＴと、 上記各々の素子分離用酸化膜上部の一部に形成した各々
のゲート電極線と、 上記各々のゲート電極及びゲート電極線の両側壁及び上
部に各々形成された酸化膜スペーサー及び第１酸化膜を
具備する半導体装置の製造方法における、上記多数のＭ
ＯＳＦＥＴ間の拡散領域と上記各々のゲート電極線に電
導層を選択的に接続するための自己整合コンタクト方法
を使用した半導体装置製造方法に於いて、上記半導体装
置の構造全体に亘る表面上に第１導電層、窒化膜及び感
光物質層を順次に形成する段階と、上記窒化膜の一部が
露出するように上記各々のゲート電極線の上部と上記多
数のＭＯＳＦＥＴ間の拡散領域の上部を除く上記感光物
質層を除去する段階と、 上記感光物質層が除去され露出した窒化膜を除去して、
その結果ドープされなかったポリシリコン層の一部を露
出する段階と、 イオン注入工程による上記露出されたドープされなかっ
たポリシリコン層をドープされたポリシリコン層で形成
するように不純物をイオン注入する段階と、 上記各々のゲート電極線の上部と上記各々のＭＯＳＦＥ
Ｔ間の拡散領域の上部に残っている上記感光物質層を除
去する段階と、上記露出してドープされたポリシリコン
層を熱酸化膜成長工程によって酸化させ上記ドープされ
たポリシリコン層内部及びその上部に熱酸化膜を形成す
る段階と、 上記各々のゲート電極線上部の第１酸化膜と上記多数の
ＭＯＳＦＥＴ間の拡散領域上部のゲート酸化膜が露出す
るように、上記各々のゲート電極線上部と上記多数のＭ
ＯＳＦＥＴ間の拡散領域の上部に残っている窒化膜及び
ドープされなかったポリシリコン層を除去する段階と、 上記各々のゲート電極線上部と、上記多数のＭＯＳＦＥ
Ｔ間の拡散領域上部が露出するように、上記第１酸化膜
、ゲート酸化膜及び熱酸化膜をエッチングして、上記各
々のゲート電極線の上部及び上記多数のＭＯＳＦＥＴ間
の拡散領域の上部にコンタクトホールを形成する段階と
、 上記構造全体の表面上に電導層を形成して、上記導電層
のマスクパターン工程により上記各々のゲート電極線と
上記多数のＭＯＳＦＥＴ間の拡散領域に上記電導層を電
気的に各々接続させる段階によつてなることを特徴とす
る自己整合コンタクト方法を使用した半導体装置製造方
法。 ２、第１項に於いて、 上記イオン注入工程によりドープされなかったポリシリ
コン層上に不純物をイオン注入する段階は、Ｂ（ホウ素
）、ＢＦ＿２（フッ化ホウ素）、Ｐ（リン）、またはＡ
ｓ（砒素）の中で選択されたドーピング源を使用して上
記ドープされなかったポリシリコン層が１×１０＾１＾
５−５×１０＾２＾１ｃｍ＾−＾３の不純物濃度を有す
るドープされたポリシリコン層を形成するように上記ド
ープされなかったポリシリコン層をイオン注入すること
を特徴とする自己整合コンタクト方法を使用した半導体
製造方法。 ３、第１項に於いて、 上記ドープされたポリシリコン層を酸化させドープされ
たポリシリコン層内部及びその上部に熱酸化膜を形成す
る段階は、 上記ドープされたポリシリコン層を温度２００℃−１０
００℃にて１０−１２０分間熱酸化させことを特徴とす
る自己整合コンタクト方法を使用した半導体装置製造方
法。 ４、シリコン基板の上部に互いに離隔して形成された各
々の素子分離用酸化膜と、 上記素子分離用酸化膜の間の上記シリコン基板の内側に
互いに離隔して形成されるが、各々ＬＤＤ領域を有する
拡散領域と、上記シリコン基板の上部に形成したゲート
酸化膜と、上記拡散領域との間のゲート酸化膜の上部に
形成した多数のゲート電極により構成された多数のＭＯ
ＳＦＥＴと、 上記各々の素子分離用酸化膜上部の一部に形成した各々
のゲート電極線と、 上記各々のゲート電極及びゲート電極線の両側壁及び上
部に各々形成された酸化膜スペーサー及び第１酸化膜を
具備する半導体装置の製造方法における、上記多数のＭ
ＯＳＦＥＴ間の拡散領域と上記各々のゲート電極線に電
導層を選択的に接続するための自己整合コンタクト方法
を使用した半導体装置製造方法に於いて、 上記半導体装置の構造全体に亘る表面上にドープされた
ポリシリコン層、窒化膜及び感光物質層を順次に形成す
る段階と、上記窒化膜の一部が露出するように上記各々
のゲート電極線の上部と上記多数のＭＯＳＦＥＴ間の拡
散領域の上部を除く上記感光物質層を除去する段階と、 上記感光物質層が除去され露出した窒化膜を除去して、
その結果ドープされたポリシリコン層の一部を露出する
段階と、上記各々のゲート電極線の上部と上記多数のＭ
ＯＳＦＥＴ間の拡散領域の上部に残っている上記感光物
質層を除去する段階と、上記露出したドープされたポリ
シリコン層を熱酸化膜生成工程によって酸化させ上記ド
ープされたポリシリコン層内部及びその上部に熱酸化膜
を形成する段階と、 上記各々のゲート電極線上部の第１酸化膜と上記多数の
ＭＯＳＦＥＴ間の拡散領域上部のゲート酸化膜が露出す
るように、上記各々のゲート電極線上部と上記多数のＭ
ＯＳＦＥＴ間の拡散領域の上部に残っている窒化膜及び
ドープされたポリシリコン層を除去する段階と、 上記各々のゲート電極線上部と、上記多数のＭＯＳＦＥ
Ｔ間の拡散領域上部が露出するように、上記第１酸化膜
、ゲート酸化膜及び熱酸化膜をエッチングして、上記各
々のゲート電極線の上部及び上記多数のＭＯＳＦＥＴ間
の拡散領域の上部にコンタクトホールを形成する段階と
、 上記構造全体の表面上に電導層を形成して、上記導電層
のマスクパターン工程により上記各々のゲート電極線と
上記多数のＭＯＳＦＥＴ間の拡散領域に上記電導層を電
気的に各々接続させる段階によってなることを特徴とす
る自己整合コンタクト方法を使用した半導体装置製造方
法。 ５、第４項に於いて、 上記ドープされたポリシリコン層はＰＯＣｌ＿３のガス
を使用して温度７００−１０００℃にて１０分〜１００
分間加熱し、上記ガス内に含有する不純物をポリシリコ
ン層内に拡散させた１×１０＾１＾８−５×１０＾２＾
１ｃｍ＾−＾３の不純物濃度を有するドープされたポリ
シリコンを利用することを特徴とする自己整合コンタク
ト方法を使用した半導体装置製造方法。 ６、第４項に於いて、 上記ドープされたポリシリコン層は、尚、 ＢＮ（ボロンナイトライド）、ＢＳＧ（ボロシリケート
ガラス）、ＢＰＳＧ（ボロフォスホシリケートガラス）
またはＰＳＧ（フォスホシリケートガラス）の中で選択
された固体ドーピング源を上記ポリシリコン層上に１０
０−２０００Å程度蒸着した後、温度７００−１０００
℃にて１０−１００分間加熱して、上記固体ドーピング
源内に含有されている不純物を上記ポリシリコン層内に
拡散させた１×１０＾１＾８−５×１０＾２＾１ｃｍ＾
−＾３の不純物濃度を有するドープされたポリシリコン
を利用することを含むことを特徴とする自己整合コンタ
クト方法を利用した半導体装置製造方法。 ７、第４項に於いて、 上記ドープされたポリシリコン層を酸化させ熱酸化膜を
形成する段階は、 上記ドープされたポリシリコン層を温度２００℃−１０
００℃にて１０−１２０分間熱酸化させることを特徴と
する自己整合コンタクト方法を使用した半導体装置製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012998A KR920004366B1 (ko) | 1989-09-08 | 1989-09-08 | 반도체 장치의 자기 정렬 콘택 제조방법 |
| KR89-12998 | 1989-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03183137A true JPH03183137A (ja) | 1991-08-09 |
Family
ID=19289743
Family Applications (1)
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