JPH03183138A - Manufacture of semiconductor device - Google Patents
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- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は大面積の絶縁性基板上に半導体装置を製造する
方法に係り、特に半導体装置におけるパターンのずれを
少なくする半導体装置製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor device on a large-area insulating substrate, and more particularly to a method for manufacturing a semiconductor device that reduces pattern deviation in a semiconductor device.
（従来の技術）
大面積の絶縁性基板上に半導体装置を製造する方法は、
具体的にはイメージセンサ、サーマルヘッド、薄膜トラ
ンジスタ等の製造方法において用いられている。(Prior art) A method for manufacturing semiconductor devices on a large-area insulating substrate is as follows:
Specifically, it is used in manufacturing methods for image sensors, thermal heads, thin film transistors, and the like.
ここで、大面積の絶縁性基板上に複数の薄膜トランジス
タを製造する方法を例に取って、従来の半導体装置製造
方法を説明することとする。Here, a conventional method for manufacturing a semiconductor device will be explained, taking as an example a method for manufacturing a plurality of thin film transistors on a large-area insulating substrate.
従来の薄膜トランジスタ製造方法によって製造される薄
膜トランジスタの構成は、第２図に示すように、ガラス
またはセラミックの絶縁性基板１上にゲート電極２とし
てのクロム（Ｃｒ）層、ゲート絶縁層３としてのシリコ
ン窒化膜（Ｓ ｉ ＮＸ ）、半導体活性層４としての
水素化アモルファスシリコン（ａ−３ｔ：Ｈ）層、ゲー
ト電極３に対向するよう設けられたトップ絶縁層５とし
てのシリコン窒化膜（Ｓ ｉ Ｎｘ ） 、オーミック
コンタクト層６としてのｎ中水素化アモルファスシリコ
ン（ｎ” ａ−３ｉ ： Ｈ）層を順次積層し、そして
このオーミックコンタクト層６を分割して、ドレイン電
極の一部６ａとソース電極の一部６ｂを形成し、その上
にアルミニウム（Ａ１）層７が形成される逆スタガ構造
のトランジスタである。ここで、ドレイン電極とソース
電極は、ｎ”ａ−５ｉ：８層とアルミニウム層から構成
されている。The structure of a thin film transistor manufactured by a conventional thin film transistor manufacturing method is as shown in FIG. A nitride film (S i NX ), a hydrogenated amorphous silicon (a-3t:H) layer as the semiconductor active layer 4 , and a silicon nitride film (S i Nx ), N-in-hydrogenated amorphous silicon (n''a-3i: H) layers are sequentially laminated as the ohmic contact layer 6, and this ohmic contact layer 6 is divided to form a part 6a of the drain electrode and a part of the source electrode. This transistor has an inverted staggered structure in which a portion 6b is formed and an aluminum (A1) layer 7 is formed thereon. Here, the drain electrode and source electrode are formed from the n"a-5i:8 layer and the aluminum layer. It is configured.
また、従来の薄膜トランジスタの製造方法は、絶縁性基
板１上にゲート電極２としてのクロム（Ｃ「）を約１５
０℃程度の温度で蒸着し、フォトリソ法により所定の形
状にパターニングする。In addition, in the conventional thin film transistor manufacturing method, about 15% of chromium (C') is deposited on the insulating substrate 1 as the gate electrode 2.
It is deposited at a temperature of about 0° C. and patterned into a predetermined shape by photolithography.
次にゲート電極２の絶縁層（ゲート絶縁層３）としてシ
リコン窒化膜（Ｓ ｉ ＮＸ ）を約３５０℃程度の温
度で着膜し、このゲート絶縁層３上に半導体活性層４と
しての水素化アモルファスシリコン（ａ−３ｉ：Ｈ）を
プラズマＣＶＤ法により約２７５℃程度の温度で着膜し
、更にシリコン窒化膜（Ｓ ｆ Ｎｘ ）の絶縁膜（ト
ップ絶縁層５）を約２７５℃程度の温度で着膜する。そ
して、シリコン窒化膜（ＳｉＮｘ）の絶縁膜をフォトリ
ソ法によりパターニングしてトップ絶縁層５の形状を形
成する。この上にオーミックコンタクト層６としてのｎ
生水素化アモルファスシリコン（ｎ”ａ−３ｉ：Ｈ）を
プラズマＣＶＤ法により約２５０℃程度の温度で着膜し
、その上にフォトレジストを塗布する。トップ絶縁層５
の上部中央部分を開けるように、ｎ”ａ−３ｔ：Ｈのオ
ーミックコンタクト層６を分割するようなドレイン電極
の一部６ａトソース電極の一部６ｂのパターンを形成す
るために、同時に半導体活性層４のパターンを形成する
ために、フォトリソマスクを用い露光・現像し、レジス
トパターンを形成し、ＨＦ、ＨＮＯ，とＨ、ｐｏ、の混
合液でエツチングを行うと、シリコン窒化膜部分はエツ
チングされずに残り、レジストパターンの形成されてい
ないａ−３ｔ：Ｈ部分とｎ”ａ−８ｔ：Ｈ部分が除去さ
れ、ドレイン電極の一部６ａとソース電極の一部６ｂの
パターンと半導体活性層４のパターンが形成される。Next, a silicon nitride film (S i N Amorphous silicon (a-3i:H) is deposited at a temperature of approximately 275°C by plasma CVD, and an insulating film (top insulating layer 5) of silicon nitride film (S f Nx ) is further deposited at a temperature of approximately 275°C. Deposit a film. Then, the shape of the top insulating layer 5 is formed by patterning the silicon nitride (SiNx) insulating film by photolithography. On top of this, an ohmic contact layer 6 is formed.
A film of raw hydrogenated amorphous silicon (n"a-3i:H) is deposited by plasma CVD at a temperature of about 250°C, and a photoresist is applied thereon. Top insulating layer 5
At the same time, in order to form a pattern of a portion 6a of the drain electrode and a portion 6b of the source electrode, which divides the n''a-3t:H ohmic contact layer 6, the semiconductor active layer In order to form pattern 4, a resist pattern was formed by exposing and developing using a photolithographic mask, and etching was performed with a mixed solution of HF, HNO, H, and PO, but the silicon nitride film portion was not etched. The remaining a-3t:H portion and n''a-8t:H portion where no resist pattern is formed are removed, and the pattern of the drain electrode part 6a and the source electrode part 6b and the semiconductor active layer 4 are removed. A pattern is formed.
これによりオーミックコンタクト層６は、ドレイン電極
の一部６ａとソース電極の一部６ｂに分割形成される。As a result, the ohmic contact layer 6 is divided into a portion 6a of the drain electrode and a portion 6b of the source electrode.
そしてオーミックコンタクト層の６ａ部分および６層部
分を覆うようにアルミニウムを約１５０℃程度の温度で
蒸着し、ソース・ドレイン電極を構成するような形状に
てパターニングを行う。このようにして薄膜トランジス
タが製造される。Then, aluminum is deposited at a temperature of about 150° C. so as to cover the 6a portion and the 6th layer portion of the ohmic contact layer, and patterned to form source/drain electrodes. In this way, a thin film transistor is manufactured.
（発明が解決しようとする課題）
しかしながら、上記のような薄膜トランジスタを製造す
るような半導体装置製造方法では、半導体装置を製造す
る工程において、３００℃を超える温度でシリコン窒化
膜等の薄膜を着膜・形成するため、大面積のガラス等の
絶縁性基板が３〜１０ｐｐｍ程度縮むことがある。する
と、薄膜トランジスタを製造する場合を例に取って説明
すると、絶縁性基板１上にゲート電極２のクロムを着膜
してパターンを形成した後に、ゲート絶縁層３のシリコ
ン窒化膜を約３５０℃程度の温度で着膜・形成するため
に、絶縁性基板１が縮んでしまい、同時に絶縁性基板１
−上に形成されたゲート電極２のクロムパターンも縮ん
でしまい、この後の工程にフォトリソマスクを用いて、
トップ絶縁層５の形状を形成したり、ドレイン電極の一
部６ａとソース電極の一部６ｂ部分を形成したり、アル
ミニウム層７のパターンを形成したりする際に、ゲート
電極２のクロムパターンとの間でずれが生じてしまい、
特に絶縁性基板１が大面積であって、その上に複数の薄
膜トランジスタを形成する場合には、絶縁性基板１の端
と端とでは、パターンずれが顕著になり、パターンのア
ライメントが困難になるとの問題点があった。(Problem to be Solved by the Invention) However, in the semiconductor device manufacturing method for manufacturing thin film transistors as described above, a thin film such as a silicon nitride film is deposited at a temperature exceeding 300°C in the process of manufacturing the semiconductor device.・Due to the formation, a large-area insulating substrate such as glass may shrink by about 3 to 10 ppm. Taking the case of manufacturing a thin film transistor as an example, after depositing chromium for the gate electrode 2 on the insulating substrate 1 and forming a pattern, the silicon nitride film for the gate insulating layer 3 is heated at about 350°C. Because the film is deposited and formed at a temperature of
-The chrome pattern of the gate electrode 2 formed on the top also shrunk, so a photolithographic mask was used in the subsequent process.
When forming the shape of the top insulating layer 5, forming part 6a of the drain electrode and part 6b of the source electrode, and forming the pattern of the aluminum layer 7, the chromium pattern of the gate electrode 2 and A discrepancy occurs between
In particular, when the insulating substrate 1 has a large area and a plurality of thin film transistors are formed on it, pattern misalignment becomes noticeable between the edges of the insulating substrate 1, making it difficult to align the patterns. There was a problem.
本発明は上記実情に鑑みてなされたもので、半導体装置
の製造方法において、パターンのずれを少なくすること
ができる半導体装置製造方法を提供することを目的とす
る。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device manufacturing method that can reduce pattern deviations.
（課題を解決するための手段）
上記従来例の問題点を解決するための本発明は、絶縁性
基板上に着膜された薄膜をパターニングしてパターンを
形成する工程を複数開弁する半導体装置製造方法におい
て、前記絶縁性基板上に前記半導体装置を形成する前に
、前記半導体装置を形成する工程における最高温度以上
の温度で前記絶縁性基板上に絶縁性薄膜を着膜形成する
ことを特徴としている。(Means for Solving the Problems) The present invention for solving the problems of the conventional example described above provides a semiconductor device in which a plurality of processes for patterning a thin film deposited on an insulating substrate to form a pattern are performed. The manufacturing method is characterized in that, before forming the semiconductor device on the insulating substrate, an insulating thin film is deposited on the insulating substrate at a temperature higher than a maximum temperature in the step of forming the semiconductor device. It is said that
（作用）
本発明によれば、半導体装置の製造方法において、絶縁
性基板上に半導体装置を製造する前に、半導体装置を形
成する工程における最高温度以上の温度で絶縁性基板上
に絶縁性薄膜を着膜形成して室温に戻し、絶縁性基板を
一度縮めてしまい、その絶縁性薄膜の上に半導体装置を
形成するようにしたので、縮められた絶縁性基板上に形
成される各層のパターン間にはずれが少なくなり、パタ
ーンのアライメントが正確になる。(Function) According to the present invention, in the method for manufacturing a semiconductor device, before manufacturing the semiconductor device on the insulating substrate, an insulating thin film is formed on the insulating substrate at a temperature higher than the maximum temperature in the process of forming the semiconductor device. By forming a film on the insulating substrate and returning it to room temperature, the insulating substrate was once shrunk, and a semiconductor device was formed on the insulating thin film, so the pattern of each layer formed on the shrunk insulating substrate There will be fewer gaps between patterns, and pattern alignment will be more accurate.
（実施例）
本発明は、半導体装置を製造する場合で、絶縁性基板上
にパターンを形成し、３００℃を超える温度で薄膜等を
形成し、更にその上にパターンを形成するような半導体
装置の製造方法において有効である。本実施例において
は、特に薄膜トランジスタを例に取って説明することと
する。(Example) The present invention relates to manufacturing a semiconductor device, in which a pattern is formed on an insulating substrate, a thin film, etc. is formed at a temperature exceeding 300°C, and a pattern is further formed on the pattern. It is effective in the manufacturing method of In this embodiment, a thin film transistor will be particularly taken as an example.
本発明の一実施例について図面を参照しながら説明する
。An embodiment of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例に係る半導体装置製造方法
により製造された薄膜トランジスタの断面説明図である
。第２図と同様の構成をとる部分については同一の符号
を使って説明する。FIG. 1 is an explanatory cross-sectional view of a thin film transistor manufactured by a semiconductor device manufacturing method according to an embodiment of the present invention. Components having the same configuration as in FIG. 2 will be described using the same reference numerals.
本実施例の薄膜トランジスタの構成は、ガラスまたはセ
ラミック等の絶縁性の基板１上に３８０℃の高温でシリ
コン窒化膜８ （Ｓ ｉＮｘ １）が形成され、このシ
リコン窒化膜８上にゲート電極２としてのクロム（Ｃｒ
）層、ゲート絶縁層３としてのシリコン窒化膜（Ｓ ｉ
Ｎｘ ２） 、半導体活性層４としての水素化アモルフ
ァスシリコン（ａ −３ｉ：Ｈ）層、トップ絶縁層５と
してのシリコン窒化膜（ＳｉＮｘ３）、オーミックコン
タクト層６としてのｎ生水素化アモルファスシリコン（
ｎ”ａ−Ｓｉ：Ｈ）層が順次形成され、その上にアルミ
ニウム層７とを順次積層した逆スタガ構造のトランジス
タである。ここで、オーミックコンタクト層６は、ドレ
イン電極を構成する６ａ層とソース電極を構成する６ｂ
層と分離して形成されている。The structure of the thin film transistor of this example is that a silicon nitride film 8 (S iNx 1) is formed on an insulating substrate 1 made of glass or ceramic at a high temperature of 380°C, and a gate electrode 2 is formed on this silicon nitride film 8. Chromium (Cr
) layer, a silicon nitride film (Si
Nx2), a hydrogenated amorphous silicon (a-3i:H) layer as the semiconductor active layer 4, a silicon nitride film (SiNx3) as the top insulating layer 5, and an n-type hydrogenated amorphous silicon (SiNx2) as the ohmic contact layer 6.
The transistor has an inverted staggered structure in which n''a-Si:H) layers are sequentially formed and an aluminum layer 7 is sequentially laminated thereon. 6b forming the source electrode
It is formed separately from the layers.
次に、本発明に係る一実施例の薄膜トランジスタの製造
方法について説明する。Next, a method for manufacturing a thin film transistor according to an embodiment of the present invention will be described.
まず、検査、洗浄されたガラス等の絶縁性基板１上に、
ブラズ７ＣＶＤ法（Ｐ−ＣＶＤ） によりシリコン窒化
膜８ （Ｓ ｉＮｘ １）を厚さ約１０００〜５００Ｏ
Ａ程度で、ゲート絶縁層３が形成される温度３５０℃よ
り高温の３８０℃で着膜し、室温に冷却した後、洗浄し
てゲート電極２となるクロム（Ｃ「）層をＤＣスパッタ
法により７５０Ａ程度の厚さで約１５０℃の温度にて着
膜する。First, on an insulating substrate 1 such as glass that has been inspected and cleaned,
Silicon nitride film 8 (S iNx 1) is deposited to a thickness of approximately 1000 to 500 Ω using the Blaze 7 CVD method (P-CVD).
At about A, the film is deposited at 380° C., which is higher than the temperature at which the gate insulating layer 3 is formed at 350° C., and after cooling to room temperature, the chromium (C') layer that becomes the gate electrode 2 is washed by DC sputtering. The film is deposited to a thickness of about 750A at a temperature of about 150°C.
シリコン窒化膜８ （ＳｉＮｘ １）をＰ−ＣＶＤで形
成する条件は、基板温度が約３８０℃で、ＳｉＨ，とＮ
Ｈ，のガス圧力が０． １〜０．５Ｔｏｒｒで、ＳｉＨ
，ガス流量が１０〜５０８ｃｃ１１で、ＮＨ８のガス流
量が１００〜３００ｓｃｃＩで、ＲＦパワーが５０〜２
００Ｗである。The conditions for forming silicon nitride film 8 (SiNx 1) by P-CVD are that the substrate temperature is approximately 380°C, and SiH, N
H, gas pressure is 0. SiH at 1 to 0.5 Torr
, the gas flow rate is 10~508cc11, the NH8 gas flow rate is 100~300sccI, and the RF power is 50~2
It is 00W.
次に、クロム（Ｃｒ）層をフォトリソ工程とエツチング
工程によりパターニングしゲート電極２の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層３とその上の半導体活性
層４とまたその上のトップ絶縁層５を形成するために、
シリコン窒化膜（ＳｉＮｘ２）を３０００Ａ程度の厚さ
で、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）層を
５００Ａ程度の厚さで、シリコン窒化膜（ＳｉＮｘ３）
を１５００Ａ程度の厚さで順に真空を破らずにプラズマ
ＣＶＤ （Ｐ−ＣＶＤ）により連続着膜する。真空を破
らずに連続的に着膜することでそれぞれの界面の汚染を
防ぐことができ、特性の安定化を図ることができる。Next, the chromium (Cr) layer is patterned by a photolithography process and an etching process to form the shape of the gate electrode 2. Then, alkaline cleaning is performed to form the gate insulating layer 3 of the thin film transistor, the semiconductor active layer 4 thereon, and the top insulating layer 5 thereon on the chromium pattern.
A silicon nitride film (SiNx2) with a thickness of about 3000A, a hydrogenated amorphous silicon (a-Si:H) layer with a thickness of about 500A, and a silicon nitride film (SiNx3) with a thickness of about 500A.
A film of approximately 1500 Å thick is sequentially deposited by plasma CVD (P-CVD) without breaking the vacuum. By continuously depositing films without breaking the vacuum, contamination of each interface can be prevented and properties can be stabilized.
ゲート絶縁層３の５ｔＮｘ２膜をＰ−ＣＶＤで形成する
条件は、基板温度が約３５０℃で、５ＲＨ１とＮＨ，の
ガス圧力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，ガ
ス流量が１０〜５０ｓｃｃｌで、ＮＨ，のガス流量が１
００〜３００ｓｅｃｍで、ＲＦパワーが５０〜２００Ｗ
である。The conditions for forming the 5tNx2 film of the gate insulating layer 3 by P-CVD are that the substrate temperature is approximately 350°C, and the gas pressures of 5RH1 and NH are 0. 1~0. At 5 Torr, the SiH gas flow rate is 10 to 50 sccl, and the NH gas flow rate is 1
00~300sec, RF power is 50~200W
It is.
半導体活性層４のａ−３ｉ：Ｈ膜をＰ−ＣＶＤで形成す
る条件は、基板温度が約２７５℃で、ＳｉＨ，のガス圧
力が０． １〜０．５Ｔｏｒｒで、５ｔＨ４ガス流量が
１００〜３００ｓｃｃｌで、ＲＦパワーが５０〜２００
Ｗである。The conditions for forming the a-3i:H film of the semiconductor active layer 4 by P-CVD are that the substrate temperature is approximately 275° C. and the SiH gas pressure is 0.5°C. 1 to 0.5 Torr, 5tH4 gas flow rate of 100 to 300 sccl, and RF power of 50 to 200
It is W.
トップ絶縁層５の５ｉＮｘ３膜をＰ−ＣＶＤで形成する
条件は、基板温度が約２７５℃で、ＳｉＨ４とＮｕ、の
ガス圧力が０． １〜０ 、 ５ Ｔｏｒｒで、Ｓｉｎ
、ガス流量が１０〜５０ＳＣＣ１で、ＮＨ，のガス流量
が１００〜３００ ｓｅｃｍで、ＲＦパワーが５０〜２
００Ｗである。The conditions for forming the 5iNx3 film of the top insulating layer 5 by P-CVD are that the substrate temperature is approximately 275°C, and the gas pressure of SiH4 and Nu is 0.5°C. 1 to 0, 5 Torr, Sin
, the gas flow rate is 10-50 SCC1, the gas flow rate of NH is 100-300 sec, and the RF power is 50-2
It is 00W.
次に、ゲート電極２に対応するような形状でトップ絶縁
層３を形成さるために、トップ絶縁層３の上にレジスト
を塗布し、そして基板１の裏方向からゲート電極２の形
状パターンをマスクとして用いて裏面露光を行い、現像
し、ＨＦとＮＨ□Ｆの混合液でエツチングして、レジス
ト剥離を行ってトップ絶縁層３のパターンを形成する。Next, in order to form the top insulating layer 3 in a shape corresponding to the gate electrode 2, a resist is applied on the top insulating layer 3, and the shape pattern of the gate electrode 2 is masked from the back side of the substrate 1. The pattern of the top insulating layer 3 is formed by performing backside exposure using a photoresist, developing, etching with a mixed solution of HF and NH□F, and removing the resist.
さらにＢＨＦ処理を行い、その上にオーミックコンタク
ト層６としてｎ中型のａ−３ｔ：ＨをＰＣＶＤにより１
００ＯＡ程度の厚さで約２５０℃程度の温度で着膜する
。Further, BHF treatment is performed, and on top of that, n-medium type a-3t:H is formed by PCVD as an ohmic contact layer 6.
The film is deposited to a thickness of about 00OA at a temperature of about 250°C.
この後、ソース電極とドレイン電極を形成するためのフ
ォトリソマスクを用い、フォトリソ法により露光現像を
行いレジストパターンを形成し、ＨＦ、ＨＮＯ３とＨ，
ＰＯ，の混合液でエツチングを行うと、５ｔＮｘ部分が
エツチングされずに残り、更にレジストパターンが形成
されていないオーミックコンタクト層６のｎ中型のａ−
３ｔ：８層部分と半導体活性層４のａ−３ｉ：８層部分
がエツチングされて除去されて、半導体活性層４のパタ
ーンが形成され、更にオーミックコンタクト層６も分割
されてドレイン電極の一部６ａとソース電極の一部６ｂ
のパターンが形成される。After that, using a photolithographic mask for forming source and drain electrodes, exposure and development was performed by photolithography to form a resist pattern, and HF, HNO3, H,
When etching is performed with a mixed solution of PO, the 5tNx portion remains unetched, and furthermore, the n medium-sized a-
The 3t:8 layer portion and the a-3i:8 layer portion of the semiconductor active layer 4 are etched and removed to form a pattern of the semiconductor active layer 4, and the ohmic contact layer 6 is also divided to form a part of the drain electrode. 6a and part of the source electrode 6b
A pattern is formed.
次に、アルミニウム（ＡＩ）をＤＣマグネトロンスパッ
タにより薄膜トランジスタを覆うように１５０００Ａ程
度の厚さで約１５０℃程度の温度で着膜し、所望のパタ
ーンを得るためにフォトリソエツチング工程でパターニ
ングする。これにより、薄膜トランジスタのドレイン電
極の一部７ａ部分とソース電極の一部７ｂ部分が形成さ
れる。Next, a film of aluminum (AI) is deposited to a thickness of about 15,000 Å at a temperature of about 150° C. by DC magnetron sputtering so as to cover the thin film transistor, and patterned by a photolithography process to obtain a desired pattern. As a result, a portion 7a of the drain electrode and a portion 7b of the source electrode of the thin film transistor are formed.
本実施例の薄膜トランジスタの製造方法によれば、絶縁
性基板１上に薄膜トランジスタを製造する前に、薄膜ト
ランジスタを形成する工程における最高温度、本実施例
においてはゲート絶縁層３を着膜する場合に最高温度３
５０℃程度となるが、この温度以上の温度３８０℃程度
で絶縁性基板１上にシリコン窒化膜８の絶縁性薄膜を着
膜形成して室温に戻し、絶縁性基板１を一度縮めてしま
い、そのシリコン窒化膜９の上にＳｉＮｘ層、ａ Ｓ
ｉ：Ｈ層およびｎ”ａ−３ｔ：Ｈ層を着膜して薄膜トラ
ンジスタを形成するようにしたので、縮められた絶縁性
基板１上に形成されるクロムパターンとトップ絶縁層５
のパターン、ソース・ドレイン電極のアルミニウムのパ
ターンとの間に、ずれが少なくなり、特に絶縁性基板１
が大面積の場合に、絶縁性基板１の端と端とにおけるパ
ターンずれ少なくなり、パターンのアライメントが正確
にできる効果がある。According to the thin film transistor manufacturing method of this embodiment, before manufacturing the thin film transistor on the insulating substrate 1, the maximum temperature in the step of forming the thin film transistor, in this embodiment, the maximum temperature when depositing the gate insulating layer 3 is set. temperature 3
The temperature is about 50°C, but an insulating thin film of silicon nitride film 8 is formed on the insulating substrate 1 at a temperature higher than this temperature of about 380°C, and the temperature is returned to room temperature, and the insulating substrate 1 is once shrunk. On the silicon nitride film 9, a SiNx layer, aS
Since the i:H layer and the n"a-3t:H layer are deposited to form a thin film transistor, the chrome pattern formed on the shrunk insulating substrate 1 and the top insulating layer 5
There is less misalignment between the aluminum pattern of the source and drain electrodes, especially for the insulating substrate 1.
When the area is large, pattern deviation between the ends of the insulating substrate 1 is reduced, and the pattern can be accurately aligned.
また、絶縁性のガラスの基板を高温にすると、ガラス基
板に含まれるナトリウム等の不純物が拡散して、薄膜ト
ランジスタのしきい値電圧を変化させ、薄膜トランジス
タ素子の特性を劣化させるとの問題があったが、薄膜ト
ランジスタを形成する前にシリコン窒化膜８を形成して
いるため、拡散した不純物が薄膜トランジスタ素子に悪
影響を与えることがないとの効果がある。Additionally, when an insulating glass substrate is heated to high temperatures, impurities such as sodium contained in the glass substrate diffuse, changing the threshold voltage of the thin film transistor and deteriorating the characteristics of the thin film transistor element. However, since the silicon nitride film 8 is formed before forming the thin film transistor, there is an effect that the diffused impurities do not have an adverse effect on the thin film transistor element.
さらに、基板上に薄膜トランジスタを形成するように薄
膜を着膜すると、基板が反ってしまい、基板と薄膜が剥
離してしまうことがあったが、本実施例のように、基板
上に絶縁性薄膜を高温で形成して冷却しておけば、基板
から絶縁性薄膜が剥離しにくいし、また絶縁性薄膜とゲ
ート絶縁層３が同じシリコン窒化膜（Ｓ ｉ Ｎｘ ）
で形成しているので、絶縁性薄膜とゲート絶縁層３は剥
離しにくいとの効果がある。Furthermore, when a thin film is deposited on a substrate to form a thin film transistor, the substrate may warp and the thin film may separate from the substrate. However, as in this example, an insulating thin film is If the insulating thin film is formed at a high temperature and then cooled, the insulating thin film will not easily peel off from the substrate, and if the insulating thin film and the gate insulating layer 3 are the same silicon nitride film (S i Nx )
Since the insulating thin film and the gate insulating layer 3 are formed of the same material, there is an effect that the insulating thin film and the gate insulating layer 3 are difficult to separate from each other.
本実施例で示した半導体装置製造プロセス中の最高温度
以上で絶縁性基板上に絶縁性薄膜を形成して室温に冷却
して、その上に半導体装置を製造する方法は、ガラス基
板、セラミック基板上に作製する一次元イメージセンサ
、サーマルヘッドやガラス基板上に作製するフラットパ
ネルデイスプレィ等にも応用可能である。The method of manufacturing a semiconductor device on an insulating thin film by forming an insulating thin film on an insulating substrate at a temperature higher than the maximum temperature during the semiconductor device manufacturing process and cooling it to room temperature as shown in this example is based on a glass substrate or a ceramic substrate. It can also be applied to one-dimensional image sensors fabricated on top, thermal heads, flat panel displays fabricated on glass substrates, etc.
また、本実施例では、絶縁性薄膜をシリコン窒化膜を用
いて説明したが、シリコン酸化膜、シリコン酸化窒化膜
を用いても同様の効果が得られる。Further, in this embodiment, a silicon nitride film is used as the insulating thin film, but the same effect can be obtained by using a silicon oxide film or a silicon oxynitride film.
（発明の効果）
本発明によれば、半導体装置の製造方法において、絶縁
性基板上に半導体装置を製造する前に、半導体装置を形
成する工程における最高温度以上の温度で絶縁性基板上
に絶縁性薄膜を着膜形成して室温に戻し、絶縁性基板を
一度縮めてしまい、その絶縁性薄膜の上に半導体装置を
形成するようにしたので、縮められた絶縁性基板上に形
成される各層のパターン間にはずれが少なくなり、パタ
ーンのアライメントが正確にできる効果がある。(Effects of the Invention) According to the present invention, in the method for manufacturing a semiconductor device, before manufacturing the semiconductor device on the insulating substrate, the insulating substrate is insulated at a temperature higher than the maximum temperature in the process of forming the semiconductor device. The insulating substrate was shrunk once after the insulating thin film was deposited, and the semiconductor device was formed on the insulating thin film, so each layer formed on the shrunken insulating substrate This has the effect of reducing misalignment between patterns and allowing accurate pattern alignment.
第１図は本発明の一実施例に係る薄膜トランジスタの断
面説明図、第２図は従来の薄膜トランジスタの断面説明
図である。
１・・・・・・絶縁性基板
２・・・・・・ゲート電極
３・・・・・・ゲート絶縁層
４・・・・・・半導体活性層
５・・・・・・トップ絶縁層
６・・・・・・オーミックコンタクト層７・・・・・・
アルミニウム層
８・・・・・・シリコン窒化膜FIG. 1 is an explanatory cross-sectional view of a thin film transistor according to an embodiment of the present invention, and FIG. 2 is an explanatory cross-sectional view of a conventional thin film transistor. 1... Insulating substrate 2... Gate electrode 3... Gate insulating layer 4... Semiconductor active layer 5... Top insulating layer 6 ...Ohmic contact layer 7...
Aluminum layer 8...Silicon nitride film
Claims (1)
ーンを形成する工程を複数回有する半導体装置製造方法
において、 前記絶縁性基板上に前記半導体装置を形成する前に、前
記半導体装置を形成する工程における最高温度以上の温
度で前記絶縁性基板上に絶縁性薄膜を着膜形成すること
を特徴とする半導体装置製造方法。[Scope of Claims] A semiconductor device manufacturing method including a plurality of steps of patterning a thin film deposited on an insulating substrate to form a pattern, wherein before forming the semiconductor device on the insulating substrate, A method for manufacturing a semiconductor device, comprising forming an insulating thin film on the insulating substrate at a temperature higher than a maximum temperature in the step of forming the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32045189A JP2819700B2 (en) | 1989-12-12 | 1989-12-12 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32045189A JP2819700B2 (en) | 1989-12-12 | 1989-12-12 | Semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183138A true JPH03183138A (en) | 1991-08-09 |
| JP2819700B2 JP2819700B2 (en) | 1998-10-30 |
Family
ID=18121598
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32045189A Expired - Fee Related JP2819700B2 (en) | 1989-12-12 | 1989-12-12 | Semiconductor device manufacturing method |
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| Country | Link |
|---|---|
| JP (1) | JP2819700B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356602A (en) * | 2003-05-29 | 2004-12-16 | Jiaotong Univ | Method of manufacturing single crystal silicon thin film transistor on glass substrate |
| US9051755B2 (en) * | 2013-07-16 | 2015-06-09 | Glass House Balloon Co., Inc. | System for creating decorative arches and columns |
-
1989
- 1989-12-12 JP JP32045189A patent/JP2819700B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356602A (en) * | 2003-05-29 | 2004-12-16 | Jiaotong Univ | Method of manufacturing single crystal silicon thin film transistor on glass substrate |
| US9051755B2 (en) * | 2013-07-16 | 2015-06-09 | Glass House Balloon Co., Inc. | System for creating decorative arches and columns |
| US9113724B1 (en) | 2013-07-16 | 2015-08-25 | Glass House Balloon Co., Inc. | System for creating decorative arches and columns |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819700B2 (en) | 1998-10-30 |
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