JPH0318346B2 - - Google Patents
Info
- Publication number
- JPH0318346B2 JPH0318346B2 JP56071045A JP7104581A JPH0318346B2 JP H0318346 B2 JPH0318346 B2 JP H0318346B2 JP 56071045 A JP56071045 A JP 56071045A JP 7104581 A JP7104581 A JP 7104581A JP H0318346 B2 JPH0318346 B2 JP H0318346B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- substrate
- oscillator
- potential
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は、基板電圧発生回路を備えるMOS半
導体装置に関する。
導体装置に関する。
多数の半導体素子を構成された半導体基板は電
位を所定値に維持して半導体素子の安定な動作を
確保するようにすることが行なわれている。電位
は外部から加えてもよいがこのようにすると端子
ピンが必要になるからそれを嫌つて集積回路では
基板電圧発生回路を作り付けすることが多い。か
かる基板電圧発生回路の代表例を第１図ａに示
す。この図で１０は発振器、１２は波形整形回路
（インバータ）、１４はポンピング回路、VCCは
正の電源電圧、Vssは電源の接地レベル、VBBは
基板電圧である。Q1，Q2，Q4，Q5，Q7，Q8，
Q10，Q11はMOSトランジスタ、Q9はMOSキヤパ
シタである。発振器１０で発生させたＨ（ハイ）、
Ｌ（ロー）レベルに変る矩形波信号と、それをイ
ンタバータ１２に加えて得たその反転信号とをポ
ンピング回路１４のトランジスタQ7，Q8に加え
ると、これらは交互にオンオフする。今トラジス
タQ7がオン、Q8オフすると節点N1の電位はMOS
キヤパシタQ9の容量結合によりVCC方向へ持ち
あがるが、クランプ用トランジスタQ10がオン
し、節点N1の電位はクランプ用トランジスタQ10
のスレツシヨルド電圧（Vth）付近に抑えられ
る。この状態でトランジスタQ7がオフ、Q8がオ
ンするとMOSキヤパシタQ9のゲート電圧はＨレ
ベルからＬレベルに遷移する。この時節点N1は
容量結合により基板電位よりも負電位になりダイ
オード接続されたトランジスタQ11を導通せし
め、電荷を基板から引抜く。
位を所定値に維持して半導体素子の安定な動作を
確保するようにすることが行なわれている。電位
は外部から加えてもよいがこのようにすると端子
ピンが必要になるからそれを嫌つて集積回路では
基板電圧発生回路を作り付けすることが多い。か
かる基板電圧発生回路の代表例を第１図ａに示
す。この図で１０は発振器、１２は波形整形回路
（インバータ）、１４はポンピング回路、VCCは
正の電源電圧、Vssは電源の接地レベル、VBBは
基板電圧である。Q1，Q2，Q4，Q5，Q7，Q8，
Q10，Q11はMOSトランジスタ、Q9はMOSキヤパ
シタである。発振器１０で発生させたＨ（ハイ）、
Ｌ（ロー）レベルに変る矩形波信号と、それをイ
ンタバータ１２に加えて得たその反転信号とをポ
ンピング回路１４のトランジスタQ7，Q8に加え
ると、これらは交互にオンオフする。今トラジス
タQ7がオン、Q8オフすると節点N1の電位はMOS
キヤパシタQ9の容量結合によりVCC方向へ持ち
あがるが、クランプ用トランジスタQ10がオン
し、節点N1の電位はクランプ用トランジスタQ10
のスレツシヨルド電圧（Vth）付近に抑えられ
る。この状態でトランジスタQ7がオフ、Q8がオ
ンするとMOSキヤパシタQ9のゲート電圧はＨレ
ベルからＬレベルに遷移する。この時節点N1は
容量結合により基板電位よりも負電位になりダイ
オード接続されたトランジスタQ11を導通せし
め、電荷を基板から引抜く。
第１図ｂは節点N1の電圧変化を示す。このよ
うにトランジスタQ7，Q8を交互にオンオフする
ことによりポンピングコンデンサQ9を介して基
板の電荷を接地端子Vssへ放出せしめ、基板電位
を負の所定の値に設定するのが本基板電圧発生回
路の機能である。第２図は上記のトランジスタ
Q11、MOSキヤパシタQ9および端子Taの部分の
構造を示し、１６は半導体基板で本例ではｐ型で
ある。１８，２０はN+型拡散層でトランジスタ
Q11のソース、ドレイン等になる。ｌは端子Taを
基板１６へ接続する配線である。
うにトランジスタQ7，Q8を交互にオンオフする
ことによりポンピングコンデンサQ9を介して基
板の電荷を接地端子Vssへ放出せしめ、基板電位
を負の所定の値に設定するのが本基板電圧発生回
路の機能である。第２図は上記のトランジスタ
Q11、MOSキヤパシタQ9および端子Taの部分の
構造を示し、１６は半導体基板で本例ではｐ型で
ある。１８，２０はN+型拡散層でトランジスタ
Q11のソース、ドレイン等になる。ｌは端子Taを
基板１６へ接続する配線である。
かゝる基板電圧発生回路は基板に組込まれてい
ていわば固定のものであるため、VBBマージン試
験などにおいて不都合がある。即ち第３図は半導
体装置の正常動作可能な電源電圧VCCおよび基
板電圧VBBの範囲を示すVCC対VBB特性図である。
VCC1，VCC2は規格電圧の上、下限を示す。欠
陥の無い製造プロセスで作られた半導体回路では
その動作可能領域が実線C2の枠内であることが
期待されるが、多少の欠陥を有した半導体回路で
はC3で示す動作域しか有しない場合が多い。
かゝる異常マージンのものはウエハープロービン
グテスト時に発見し、除外する必要がある。異常
マージンのものを発見するにはC2枠内かつC3枠
外の点P1，P2などで動作させてみればよいが、
前述のように基板電圧発生回路が作り付けのもの
であると基板電位は任意には変えられない。即ち
基板電圧発生回路の出力電圧は電源電圧に関係し
ており第３図の直線C4の如き特性を持つ。従つ
てP1，P2の如き動作点は得られない。
ていわば固定のものであるため、VBBマージン試
験などにおいて不都合がある。即ち第３図は半導
体装置の正常動作可能な電源電圧VCCおよび基
板電圧VBBの範囲を示すVCC対VBB特性図である。
VCC1，VCC2は規格電圧の上、下限を示す。欠
陥の無い製造プロセスで作られた半導体回路では
その動作可能領域が実線C2の枠内であることが
期待されるが、多少の欠陥を有した半導体回路で
はC3で示す動作域しか有しない場合が多い。
かゝる異常マージンのものはウエハープロービン
グテスト時に発見し、除外する必要がある。異常
マージンのものを発見するにはC2枠内かつC3枠
外の点P1，P2などで動作させてみればよいが、
前述のように基板電圧発生回路が作り付けのもの
であると基板電位は任意には変えられない。即ち
基板電圧発生回路の出力電圧は電源電圧に関係し
ており第３図の直線C4の如き特性を持つ。従つ
てP1，P2の如き動作点は得られない。
端子Taに外部から電位を与えて基板電位を強
制的に変えると次のような問題が生じる。即ち今
点P1の如き動作点を得べく外部電圧により端子
Taの電位を浅くすると、基板電圧発生回路それ
自体は依然動作を続けているので、この場合は節
点N1の電位がVBBより大きく負になる。これは第
２図に示すように節点N1が基板と共に作るPN接
合が順バイアスされることになり、大きな順方向
電流が流れて節点N1から基板１６内へ大量の電
子が注入される。この電子はMOSトランジスタ
のチヤンネルに入り込んだりして半導体装置の正
常な動作が妨げられ、VCC−VBB異常マージン特
性を持つ素子の検出ができない。
制的に変えると次のような問題が生じる。即ち今
点P1の如き動作点を得べく外部電圧により端子
Taの電位を浅くすると、基板電圧発生回路それ
自体は依然動作を続けているので、この場合は節
点N1の電位がVBBより大きく負になる。これは第
２図に示すように節点N1が基板と共に作るPN接
合が順バイアスされることになり、大きな順方向
電流が流れて節点N1から基板１６内へ大量の電
子が注入される。この電子はMOSトランジスタ
のチヤンネルに入り込んだりして半導体装置の正
常な動作が妨げられ、VCC−VBB異常マージン特
性を持つ素子の検出ができない。
本発明はかゝる点を改善しようとするもので、
特徴とする所は、発振器と、該発振器の出力信号
に応答して動作し且つダイオード接続のトランジ
スタを介して半導体基板に基板電位を印加するポ
ンピング回路とを有する基板電圧発生回路と、該
基板電位を強制的に変えるために外部電源により
該半導体基板に電位を印加する為の端子と、前記
発振器の出力信号の前記ポンピング回路への印加
を制御する制御回路と、該制御回路を制御し、前
記発振器の出力信号の前記ポンピング回路への印
加を止めて前記ポンピング回路を休止状態とさせ
るようにする信号を受けるプローブ端子とをそれ
ぞれ同一半導体基板上に具備することにある。次
に実施例を参照しながらこれを詳細に説明する。
特徴とする所は、発振器と、該発振器の出力信号
に応答して動作し且つダイオード接続のトランジ
スタを介して半導体基板に基板電位を印加するポ
ンピング回路とを有する基板電圧発生回路と、該
基板電位を強制的に変えるために外部電源により
該半導体基板に電位を印加する為の端子と、前記
発振器の出力信号の前記ポンピング回路への印加
を制御する制御回路と、該制御回路を制御し、前
記発振器の出力信号の前記ポンピング回路への印
加を止めて前記ポンピング回路を休止状態とさせ
るようにする信号を受けるプローブ端子とをそれ
ぞれ同一半導体基板上に具備することにある。次
に実施例を参照しながらこれを詳細に説明する。
第４図ａ，ｂは本発明の実施例を示し、第１図
と同じ部分には同じ符号が付されている。Q12，
Q13，Q14はMOSトランジスタで、発振器１０の
出力はこのトランジスタQ13のゲートに加えられ
る。トランジスタQ14のゲートはインピーダンス
素子Ｒを介して電源VCCへ接続され、また試験
用のプローブ端子PDに直接々続される。端子PD
はウエハープロービングテスト時にのみ使用する
ので、集積回路の端子ピンを使用する必要はな
く、基板上に単にパツド様のものとして配設して
おけばよい。
と同じ部分には同じ符号が付されている。Q12，
Q13，Q14はMOSトランジスタで、発振器１０の
出力はこのトランジスタQ13のゲートに加えられ
る。トランジスタQ14のゲートはインピーダンス
素子Ｒを介して電源VCCへ接続され、また試験
用のプローブ端子PDに直接々続される。端子PD
はウエハープロービングテスト時にのみ使用する
ので、集積回路の端子ピンを使用する必要はな
く、基板上に単にパツド様のものとして配設して
おけばよい。
かゝる基板電圧発生回路を備えた集積回路は、
動作は従来のものと何ら変らない。即ちトランジ
スタQ14はゲートがインピーダンス素子Ｒにより
電源VCCヘプルアツプされるのでオンであり、
発振器１０のＨ、Ｌ出力はトランジスタQ13をオ
ンオフし、出力端N2からは発振器１０の出力の
反転信号が生じる。これはポンピング回路１４の
トランジスタQ8のゲートに加わると共にインバ
ータ１２のトランジスタQ2に加わり、該インバ
ータの反転出力がポンピング回路のトランジスタ
Q7のゲートに加わる。従つてこれらのトランジ
スタQ7，Q8は互いに逆にオン、オフを繰り返し、
前述のポンピング動作を行なう。
動作は従来のものと何ら変らない。即ちトランジ
スタQ14はゲートがインピーダンス素子Ｒにより
電源VCCヘプルアツプされるのでオンであり、
発振器１０のＨ、Ｌ出力はトランジスタQ13をオ
ンオフし、出力端N2からは発振器１０の出力の
反転信号が生じる。これはポンピング回路１４の
トランジスタQ8のゲートに加わると共にインバ
ータ１２のトランジスタQ2に加わり、該インバ
ータの反転出力がポンピング回路のトランジスタ
Q7のゲートに加わる。従つてこれらのトランジ
スタQ7，Q8は互いに逆にオン、オフを繰り返し、
前述のポンピング動作を行なう。
試験に際しては接地したプローブを端子PDに
当ててトランジスタQ14をオフにする。このよう
にすれば発振器出力はポンピング回路に加わら
ず、ポンピング回路１４は休止状態となる。かゝ
る状態であれば外部電源により端子Taに電圧を
与えて前記の点P1，P2の如き動作状態をとらせ、
マージン異常有無を検査することができる。測定
が終ればプローブを端子PDから離し、これによ
り基板電圧発生回路は正常動作に復帰する。
当ててトランジスタQ14をオフにする。このよう
にすれば発振器出力はポンピング回路に加わら
ず、ポンピング回路１４は休止状態となる。かゝ
る状態であれば外部電源により端子Taに電圧を
与えて前記の点P1，P2の如き動作状態をとらせ、
マージン異常有無を検査することができる。測定
が終ればプローブを端子PDから離し、これによ
り基板電圧発生回路は正常動作に復帰する。
異常説明したように本発明により簡単な手段で
基板電圧発生回路搭載半導体装置のVCC−VBBマ
ージンの試験ができ、甚だ有効である。
基板電圧発生回路搭載半導体装置のVCC−VBBマ
ージンの試験ができ、甚だ有効である。
第１図は基板電圧発生回路の回路図、第２図は
その一部の実際の構造を示す概略断面図、第３図
はVCC−VBBマージン特性図、第４図は本発明の
実施例を示す回路図である。 図面で１０は発振器、１４はポンピング回路、
Q14は制御用MOSトランジスタ、Ｒは抵抗、
VCCは電源、PDは端子である。
その一部の実際の構造を示す概略断面図、第３図
はVCC−VBBマージン特性図、第４図は本発明の
実施例を示す回路図である。 図面で１０は発振器、１４はポンピング回路、
Q14は制御用MOSトランジスタ、Ｒは抵抗、
VCCは電源、PDは端子である。
Claims (1)
- 【特許請求の範囲】 １ 発振器と、該発振器の出力信号に応答して動
作し且つダイオード接続のトランジスタを介して
半導体基板に基板電位を印加するポンピング回路
とを有する基板電圧発生回路と、 該基板電位を強制的に変えるために外部電源に
より該半導体基板に電位を印加する為の端子と、 前記発振器の出力信号の前記ポンピング回路へ
の印加を制御する制御回路と、 該制御回路を制御し、前記発振器の出力信号の
前記ポンピング回路への印加を止めて前記ポンピ
ング回路を休止状態とさせるようにする信号を受
けるプローブ端子とを それぞれ同一半導体基板上に具備することを特徴
とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071045A JPS57186351A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device |
| US06/375,308 US4503339A (en) | 1981-05-12 | 1982-05-05 | Semiconductor integrated circuit device having a substrate voltage generating circuit |
| DE8282302403T DE3272688D1 (en) | 1981-05-12 | 1982-05-11 | Substrate-bias voltage generator |
| EP82302403A EP0068611B1 (en) | 1981-05-12 | 1982-05-11 | Substrate-bias voltage generator |
| IE1143/82A IE53103B1 (en) | 1981-05-12 | 1982-05-12 | A semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071045A JPS57186351A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182146A Division JPH02110389A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186351A JPS57186351A (en) | 1982-11-16 |
| JPH0318346B2 true JPH0318346B2 (ja) | 1991-03-12 |
Family
ID=13449152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56071045A Granted JPS57186351A (en) | 1981-05-12 | 1981-05-12 | Semiconductor device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4503339A (ja) |
| EP (1) | EP0068611B1 (ja) |
| JP (1) | JPS57186351A (ja) |
| DE (1) | DE3272688D1 (ja) |
| IE (1) | IE53103B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111514A (ja) * | 1982-12-17 | 1984-06-27 | Hitachi Ltd | 半導体集積回路 |
| JPS6058658A (ja) * | 1983-09-12 | 1985-04-04 | Hitachi Ltd | Ｃｍｏｓ集積回路の検査方法 |
| US4549101A (en) * | 1983-12-01 | 1985-10-22 | Motorola, Inc. | Circuit for generating test equalization pulse |
| US4656369A (en) * | 1984-09-17 | 1987-04-07 | Texas Instruments Incorporated | Ring oscillator substrate bias generator with precharge voltage feedback control |
| US4766873A (en) * | 1985-05-21 | 1988-08-30 | Toyota Jidosha Kabushiki Kaisha | System for controlling intake pressure in a supercharged internal combustion engine |
| NL8701278A (nl) * | 1987-05-29 | 1988-12-16 | Philips Nv | Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator. |
| JP2688976B2 (ja) * | 1989-03-08 | 1997-12-10 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5642272A (en) * | 1994-10-21 | 1997-06-24 | Texas Instruments Incorporated | Apparatus and method for device power-up using counter-enabled drivers |
| JPH09293789A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3750018A (en) * | 1971-11-24 | 1973-07-31 | Ibm | Ungated fet method for measuring integrated circuit passivation film charge density |
| US3806741A (en) * | 1972-05-17 | 1974-04-23 | Standard Microsyst Smc | Self-biasing technique for mos substrate voltage |
| US4115710A (en) * | 1976-12-27 | 1978-09-19 | Texas Instruments Incorporated | Substrate bias for MOS integrated circuit |
| US4142114A (en) * | 1977-07-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with threshold regulation |
| US4229667A (en) * | 1978-08-23 | 1980-10-21 | Rockwell International Corporation | Voltage boosting substrate bias generator |
| JPS5587470A (en) * | 1978-12-25 | 1980-07-02 | Toshiba Corp | Substrate bias circuit of mos integrated circuit |
| JPS5694654A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Generating circuit for substrate bias voltage |
| US4382229A (en) * | 1980-11-28 | 1983-05-03 | International Business Machines Corporation | Channel hot electron monitor |
| US4435652A (en) * | 1981-05-26 | 1984-03-06 | Honeywell, Inc. | Threshold voltage control network for integrated circuit field-effect trransistors |
-
1981
- 1981-05-12 JP JP56071045A patent/JPS57186351A/ja active Granted
-
1982
- 1982-05-05 US US06/375,308 patent/US4503339A/en not_active Expired - Lifetime
- 1982-05-11 EP EP82302403A patent/EP0068611B1/en not_active Expired
- 1982-05-11 DE DE8282302403T patent/DE3272688D1/de not_active Expired
- 1982-05-12 IE IE1143/82A patent/IE53103B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IE53103B1 (en) | 1988-06-22 |
| EP0068611A1 (en) | 1983-01-05 |
| DE3272688D1 (en) | 1986-09-25 |
| US4503339A (en) | 1985-03-05 |
| IE821143L (en) | 1982-11-12 |
| EP0068611B1 (en) | 1986-08-20 |
| JPS57186351A (en) | 1982-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
| US4571505A (en) | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits | |
| US5285418A (en) | Semiconductor device having a temperature detection circuit | |
| US4855613A (en) | Wafer scale integration semiconductor device having improved chip power-supply connection arrangement | |
| JPH0318346B2 (ja) | ||
| JPH0498173A (ja) | 半導体回路 | |
| JP2549236B2 (ja) | 切換可能電圧発生回路 | |
| US6388926B1 (en) | Integrated circuit having forced substrate test mode with improved substrate isolation | |
| JPH03171309A (ja) | 基準電位発生回路 | |
| KR100248350B1 (ko) | 메모리 장치용 휴즈 옵션 회로 | |
| US4171512A (en) | Circuit for preventing breakdown of a load resulting from wrong connection of a power source | |
| EP0367115B1 (en) | Integrated circuit device having signal discrimination circuit and method of testing the same | |
| JPH0440864B2 (ja) | ||
| JP3190169B2 (ja) | 半導体集積回路 | |
| JP2894900B2 (ja) | 半導体装置 | |
| JP2006214976A (ja) | 半導体装置の検査方法および検査装置並びに半導体装置 | |
| JPS59191935A (ja) | 半導体集積回路装置 | |
| JPS63186462A (ja) | 半導体集積回路 | |
| KR100323456B1 (ko) | 입력 보호회로 | |
| JP2886956B2 (ja) | 半導体装置 | |
| JP4042510B2 (ja) | 半導体集積回路装置および半導体集積回路装置のスクリーニング方法 | |
| JPH0481867B2 (ja) | ||
| JP2626538B2 (ja) | 半導体装置 | |
| KR100710642B1 (ko) | 반도체 소자의 파워 업 회로 | |
| JPH0576589B2 (ja) |