JPH0481867B2 - - Google Patents
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- JPH0481867B2 JPH0481867B2 JP58166633A JP16663383A JPH0481867B2 JP H0481867 B2 JPH0481867 B2 JP H0481867B2 JP 58166633 A JP58166633 A JP 58166633A JP 16663383 A JP16663383 A JP 16663383A JP H0481867 B2 JPH0481867 B2 JP H0481867B2
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- JP
- Japan
- Prior art keywords
- circuit
- cmos integrated
- leakage current
- integrated circuit
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、CMOS（相補型金属絶縁物半導
体）集積回路装置及び検査技術に関するもので、
例えば、CMOS集積回路装置におけるラツチア
ツプを効果的に織別するための回路及び検査方法
に有効な技術に関するものである。
体）集積回路装置及び検査技術に関するもので、
例えば、CMOS集積回路装置におけるラツチア
ツプを効果的に織別するための回路及び検査方法
に有効な技術に関するものである。
CMOS集積回路装置においては、そのゲート
リーク電流又はジヤンクシヨンリーク電流によつ
てラツチアツプ（サイリスタ現象）が生じること
が本願発明者の研究によつて明らかにされた。す
なわち、第１図に示すようなCMOS回路の断面
構造において、ウエル領域WELLに形成された
ＰチヤンネルMOSFETのゲートを回路の接地電
位に接続し、そのゲート絶縁膜に欠陥があると、
電源電圧Vccが与えられたソース領域Ｓからリー
ク電流が流れ込むものとなる。この電流がトリガ
となつて、ソース領域Ｓをエミツタとする寄生
PNPトランジスタＴ１がオン状態になつて、第
２図に示すような寄生トランジスタＴ１，Ｔ２に
より構成される寄生サイリスタをオン状態にす
る。なお、寄生NPNトランジスタＴ２は、ウエ
ル領域WELLをコレクタとし、基板SUBをベー
スとし、ＮチヤンネルMOSFETのソース領域Ｓ
をエミツタとして動作するものである。
リーク電流又はジヤンクシヨンリーク電流によつ
てラツチアツプ（サイリスタ現象）が生じること
が本願発明者の研究によつて明らかにされた。す
なわち、第１図に示すようなCMOS回路の断面
構造において、ウエル領域WELLに形成された
ＰチヤンネルMOSFETのゲートを回路の接地電
位に接続し、そのゲート絶縁膜に欠陥があると、
電源電圧Vccが与えられたソース領域Ｓからリー
ク電流が流れ込むものとなる。この電流がトリガ
となつて、ソース領域Ｓをエミツタとする寄生
PNPトランジスタＴ１がオン状態になつて、第
２図に示すような寄生トランジスタＴ１，Ｔ２に
より構成される寄生サイリスタをオン状態にす
る。なお、寄生NPNトランジスタＴ２は、ウエ
ル領域WELLをコレクタとし、基板SUBをベー
スとし、ＮチヤンネルMOSFETのソース領域Ｓ
をエミツタとして動作するものである。
また、上記ウエル領域WELLに形成されたＰ
チヤンネルMOSFETの接地されたドレイン領域
Ｄ等にジヤンクシヨンリーク電流が発生すると、
ウエル領域WELLから同様にリーク電流が流れ
込むこのとなる。これによつて同様にラツチアツ
プが生じるものとなる。
チヤンネルMOSFETの接地されたドレイン領域
Ｄ等にジヤンクシヨンリーク電流が発生すると、
ウエル領域WELLから同様にリーク電流が流れ
込むこのとなる。これによつて同様にラツチアツ
プが生じるものとなる。
そこで、本願発明者は、上記リーク電流の有無
を識別することによつて、ラツチアツプが発生す
る可能性のあるチツプ（CMOS集積回路）をス
クリーニングすることを考えた。しかし、基板バ
ツクバイアス電圧発生回路を内臓したCMOS集
積回路装置では、基板バツクバイアス電圧発生回
路が動作状態にあると、その消費電流により上記
リーク電流の正確な測定が不可能になつてしま
う。すなわち、電源供給端子からは、上記リーク
電流と基板バツクバイアス電圧発生回路の動作電
流の双方が流れるからである。
を識別することによつて、ラツチアツプが発生す
る可能性のあるチツプ（CMOS集積回路）をス
クリーニングすることを考えた。しかし、基板バ
ツクバイアス電圧発生回路を内臓したCMOS集
積回路装置では、基板バツクバイアス電圧発生回
路が動作状態にあると、その消費電流により上記
リーク電流の正確な測定が不可能になつてしま
う。すなわち、電源供給端子からは、上記リーク
電流と基板バツクバイアス電圧発生回路の動作電
流の双方が流れるからである。
この発明の目的は、上記リーク電流を簡単に、
かつ正確に測定することのできるCMOS集積回
路装置を提供することにある。
かつ正確に測定することのできるCMOS集積回
路装置を提供することにある。
この発明の他の目的は、上記リーク電流により
生じるラツチアツプの虞れのあるチツプを簡単に
識別することができるCMOS集積回路装置の検
査方法を提供することにある。
生じるラツチアツプの虞れのあるチツプを簡単に
識別することができるCMOS集積回路装置の検
査方法を提供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、基板バツクバイアス電圧発生回路
の動作を禁止する端子を設けることにによつて、
リーク電流の測定を容易するものである。また、
内臓の基板バツクバイアス電圧発生回路の動作を
停止させるとともに、外部から基板に任意のバイ
アス電圧を供給した状態で上記リーク電流の測定
を行うことによつて、ラツチアツプの虞れのある
チツプの識別を行うものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、基板バツクバイアス電圧発生回路
の動作を禁止する端子を設けることにによつて、
リーク電流の測定を容易するものである。また、
内臓の基板バツクバイアス電圧発生回路の動作を
停止させるとともに、外部から基板に任意のバイ
アス電圧を供給した状態で上記リーク電流の測定
を行うことによつて、ラツチアツプの虞れのある
チツプの識別を行うものである。
実施例 １
第３図には、この発明が適用されたCMOS集
積回路装置における基板バツクバイアス電圧発生
回路の回路図が示されている。
積回路装置における基板バツクバイアス電圧発生
回路の回路図が示されている。
この実施例では、CMOSインバータによつて
基板バツクバイアス発生回路を構成するリングオ
シレータが形成される。すなわち、特に制限され
ないが、2N＋１（寄数）個のCMOSインバータが
環状に縦列接続されることによつてリングオシレ
ータが形成される。この実施例では、特に制限さ
れないが、４個のCMOSインバータIV１〜IV４
と、１個のノアゲート回路NORとにより実質的
に上記寄数個のインバータによるリングオシレー
タが構成される。
基板バツクバイアス発生回路を構成するリングオ
シレータが形成される。すなわち、特に制限され
ないが、2N＋１（寄数）個のCMOSインバータが
環状に縦列接続されることによつてリングオシレ
ータが形成される。この実施例では、特に制限さ
れないが、４個のCMOSインバータIV１〜IV４
と、１個のノアゲート回路NORとにより実質的
に上記寄数個のインバータによるリングオシレー
タが構成される。
そして、CMOS出力インバータIVOを通して
その出力パルスが次のチヤージポンプ回路に供給
される。すなわち、この出力インバータIVOの出
力端子には、キヤパシタCIの一端が接続される。
このキヤパシタＣ１の他端と回路の接地電位との
間には、ダイオード形態のｎチヤンネル
MOSFETQ１が設けられる。また、上記キヤパ
シタＣ１の他端と基板との間には、ダイオード形
態のｎチヤンネルMOSFETQ２が設けられる。
なお、上記基板と回路の接地電位との間には、寄
生キヤパシタＣ２が存在する。
その出力パルスが次のチヤージポンプ回路に供給
される。すなわち、この出力インバータIVOの出
力端子には、キヤパシタCIの一端が接続される。
このキヤパシタＣ１の他端と回路の接地電位との
間には、ダイオード形態のｎチヤンネル
MOSFETQ１が設けられる。また、上記キヤパ
シタＣ１の他端と基板との間には、ダイオード形
態のｎチヤンネルMOSFETQ２が設けられる。
なお、上記基板と回路の接地電位との間には、寄
生キヤパシタＣ２が存在する。
この実施例では、上記ノアゲート回路NORの
他方の入力端子は、電極Ｐに接続される。また、
この電極Ｐと回路の接地電位点との間には、高抵
抗Ｒが設けられる。
他方の入力端子は、電極Ｐに接続される。また、
この電極Ｐと回路の接地電位点との間には、高抵
抗Ｒが設けられる。
通常の動作状態では、上記電極Ｐには電位を与
えないので、上記抵抗Ｒによつてノアゲート回路
NORの他方の入力は、ロウレベル（論理“０”）
になるので、そのゲートを開いた状態とする。こ
れにより、上記リングオシレータは発振状態にと
なるものである。
えないので、上記抵抗Ｒによつてノアゲート回路
NORの他方の入力は、ロウレベル（論理“０”）
になるので、そのゲートを開いた状態とする。こ
れにより、上記リングオシレータは発振状態にと
なるものである。
したがつて、出力インバータIVOの出力電圧が
ハイレベルのとき、上記MOSFETQ１がオン状
態になり、キヤパシタＣ１にチヤージアツプを行
う。次に、出力インバータIVOの出力電圧がロウ
レベルのとき、上記MOSFETQ１がオフし
MOSFETQ２がオン状態となるため、キヤパシ
タＣ１で形成された負の電圧がMOSFETQ２を
通してキヤパシタＣ２に伝えられる。
ハイレベルのとき、上記MOSFETQ１がオン状
態になり、キヤパシタＣ１にチヤージアツプを行
う。次に、出力インバータIVOの出力電圧がロウ
レベルのとき、上記MOSFETQ１がオフし
MOSFETQ２がオン状態となるため、キヤパシ
タＣ１で形成された負の電圧がMOSFETQ２を
通してキヤパシタＣ２に伝えられる。
以上の動作の繰り返しにより、基板は、負の電
圧−Vbbでバイアスされることになる。
圧−Vbbでバイアスされることになる。
この実施例では、半導体ウエハ上にCMOS集
積回路のチツプが形成された時点で行われるプロ
ービング検査において、上記リーク電流の測定を
行うため、上記電極Ｐにプローブから電源電圧Ｖ
c.c.のようなハイレベル（論理“１”）を供給する。
これにより、ノアゲート回路NORが閉じるので、
リングオシレータの発振動作が停止する。この状
態においては、基板バツクバイアス電圧発生回路
が動作しないから、ここでの電流消費はない。そ
こで、CMOS集積回路回路の電源電圧供給端子
に流れる電流を測定するものである。なお、
CMOS回路の入力レベルは、ハイレベル又はロ
ウレベルに固定しておくものである。
積回路のチツプが形成された時点で行われるプロ
ービング検査において、上記リーク電流の測定を
行うため、上記電極Ｐにプローブから電源電圧Ｖ
c.c.のようなハイレベル（論理“１”）を供給する。
これにより、ノアゲート回路NORが閉じるので、
リングオシレータの発振動作が停止する。この状
態においては、基板バツクバイアス電圧発生回路
が動作しないから、ここでの電流消費はない。そ
こで、CMOS集積回路回路の電源電圧供給端子
に流れる電流を測定するものである。なお、
CMOS回路の入力レベルは、ハイレベル又はロ
ウレベルに固定しておくものである。
もしも、ゲートリーク電流又はジヤンクシヨン
リーク電流が無ければ、回路規模によつても異な
るが、せいぜい10μA未満の微少電流しか電源供
給端子には流れない。これに対して、上記リーク
電流があると、言い換えるならば、ラツチアツプ
が生じ易いCMOS回路では、約10μA以上の電流
が流れるものとなる。
リーク電流が無ければ、回路規模によつても異な
るが、せいぜい10μA未満の微少電流しか電源供
給端子には流れない。これに対して、上記リーク
電流があると、言い換えるならば、ラツチアツプ
が生じ易いCMOS回路では、約10μA以上の電流
が流れるものとなる。
なお、基板バツクバイアス電圧発生回路の動作
が停止されるため、基板はフローテイング状態に
なつてしまい、所望のスクリーニングを行えなく
なることが考えられる。そこで、この実施例にお
いては、所定の電圧を外部から基板に供給して、
基板を所定の電位にしてスクリーニングを行うよ
うにする。
が停止されるため、基板はフローテイング状態に
なつてしまい、所望のスクリーニングを行えなく
なることが考えられる。そこで、この実施例にお
いては、所定の電圧を外部から基板に供給して、
基板を所定の電位にしてスクリーニングを行うよ
うにする。
実施例 ２
第４図には、上記リングオシレータの他の一実
施例の回路図が示されている。
施例の回路図が示されている。
この実施例では、第３図の実施例におけるノア
ゲート回路NORに代え、ナンドゲート回路
NANDが用いられる。この場合には、第３図の
実施例とは逆の論理レベルによつてゲートの開閉
が行われるので、制御電圧が供給される電極Ｐと
電源電圧Vccとの間に高抵抗が設けられる。
ゲート回路NORに代え、ナンドゲート回路
NANDが用いられる。この場合には、第３図の
実施例とは逆の論理レベルによつてゲートの開閉
が行われるので、制御電圧が供給される電極Ｐと
電源電圧Vccとの間に高抵抗が設けられる。
また、リングオシレータは、そのループ内に遅
延回路DLが設けられることによつて、必要なイ
ンバータの数を減らしている。
延回路DLが設けられることによつて、必要なイ
ンバータの数を減らしている。
なお、この実施例においては、上記電極Ｐにロ
ウレベルを与えることによつて、ゲートが閉じら
れ、リングオシレータの発振動作が停止させられ
るものである。
ウレベルを与えることによつて、ゲートが閉じら
れ、リングオシレータの発振動作が停止させられ
るものである。
(1) CMOS集積回路装置において、その基板バ
ツクバイアス電圧発生回路の動作を停止させる
ことによつて、電源電圧供給端子から流れる電
流は、リーク電流のみとなる。したがつて、そ
れを測定することによつて、ゲート絶縁膜不
良、ジヤンクシヨン不良等の識別が行えるか
ら、リーク電流がトリガ電流となつて発生する
ラツチアツプの虞れのあるCMOS集積回路装
置の識別を正確に、かつ簡単に行えるという効
果が得られる。
ツクバイアス電圧発生回路の動作を停止させる
ことによつて、電源電圧供給端子から流れる電
流は、リーク電流のみとなる。したがつて、そ
れを測定することによつて、ゲート絶縁膜不
良、ジヤンクシヨン不良等の識別が行えるか
ら、リーク電流がトリガ電流となつて発生する
ラツチアツプの虞れのあるCMOS集積回路装
置の識別を正確に、かつ簡単に行えるという効
果が得られる。
(2) CMOS集積回路装置に内蔵する基板バツク
バイアス電圧発生回路として、リングオシレー
タにゲート回路を挿入するとともに、その制御
電極を設けることによつて、簡単にリングオシ
レータの発振状態を停止できるから、CMOS
集積回路装置のリーク電流の測定が極めて簡単
に行うことができるという効果が得られる。
バイアス電圧発生回路として、リングオシレー
タにゲート回路を挿入するとともに、その制御
電極を設けることによつて、簡単にリングオシ
レータの発振状態を停止できるから、CMOS
集積回路装置のリーク電流の測定が極めて簡単
に行うことができるという効果が得られる。
(3) 上記(1)、(2)により、従来見逃していたリーク
電流によるラツチアツプの生じる虞れのある
CMOS集積回路装置のスクリーニングを行う
ことができるため、高信頼性のCMOS集積回
路装置を得ることができるという効果が得られ
る。
電流によるラツチアツプの生じる虞れのある
CMOS集積回路装置のスクリーニングを行う
ことができるため、高信頼性のCMOS集積回
路装置を得ることができるという効果が得られ
る。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、基板バツクバイアス電圧発生回路
を構成する発振回路は、種々の実施形態を採るこ
とができるものである。この場合、発振回路の動
作を停止させる回路は、その回路機能に応じて設
けられるものである。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、基板バツクバイアス電圧発生回路
を構成する発振回路は、種々の実施形態を採るこ
とができるものである。この場合、発振回路の動
作を停止させる回路は、その回路機能に応じて設
けられるものである。
この発明は、基板バツクバイアス電圧発生回路
を内臓したCMOS集積回路装置及びその検査方
法として広く利用できるものである。
を内臓したCMOS集積回路装置及びその検査方
法として広く利用できるものである。
第１図は、CMOS回路の一例を示す構造断面
図、第２図は、その等価回路図、第３図は、この
発明の一実施例の基板バツクバイアス電圧発生回
路の回路図、第４図は、この発明の他の一実施例
を示すリングオシレータの回路図である。 IVO，IV１〜IV４……CMOSインバータ、
NOR……ノアゲート回路、NAND……ナンドゲ
ート回路、DL……遅延回路。
図、第２図は、その等価回路図、第３図は、この
発明の一実施例の基板バツクバイアス電圧発生回
路の回路図、第４図は、この発明の他の一実施例
を示すリングオシレータの回路図である。 IVO，IV１〜IV４……CMOSインバータ、
NOR……ノアゲート回路、NAND……ナンドゲ
ート回路、DL……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 基板バツクバイアス電圧発生回路を内蔵した
CMOS集積回路において、その基板バツクバイ
アス電圧発生回路の動作を外部から停止させると
ともに、外部端子から入力される入力信号をハイ
レベル又はロウレベルに固定した状態にして、電
源端子間におけるリーク電流を測定してラツチア
ツプ不良の判定に用いることを特徴とする
CMOS集積回路の検査方法。 ２ 上記リーク電流の測定は、半導体ウエハ上に
CMOS集積回路のチツプが形成された時点で行
われるものであることを特徴とする特許請求の範
囲第１項記載のCMOS集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166633A JPS6058658A (ja) | 1983-09-12 | 1983-09-12 | Ｃｍｏｓ集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166633A JPS6058658A (ja) | 1983-09-12 | 1983-09-12 | Ｃｍｏｓ集積回路の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058658A JPS6058658A (ja) | 1985-04-04 |
| JPH0481867B2 true JPH0481867B2 (ja) | 1992-12-25 |
Family
ID=15834896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166633A Granted JPS6058658A (ja) | 1983-09-12 | 1983-09-12 | Ｃｍｏｓ集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058658A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720670A (en) * | 1986-12-23 | 1988-01-19 | International Business Machines Corporation | On chip performance predictor circuit |
| US5343454A (en) * | 1991-11-22 | 1994-08-30 | Matsushita Electric Industrial Co., Ltd. | Tracking control apparatus for correcting tracking error signal according to approximate equation of a function of track address |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
| JPS56137667A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Self substrate bias circuit |
| JPS57121269A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Substrate bias generating circuit |
| JPS57186351A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-09-12 JP JP58166633A patent/JPS6058658A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6058658A (ja) | 1985-04-04 |
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