JPH0318371B2 - - Google Patents
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- Publication number
- JPH0318371B2 JPH0318371B2 JP55140228A JP14022880A JPH0318371B2 JP H0318371 B2 JPH0318371 B2 JP H0318371B2 JP 55140228 A JP55140228 A JP 55140228A JP 14022880 A JP14022880 A JP 14022880A JP H0318371 B2 JPH0318371 B2 JP H0318371B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- diode
- resistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の遅延パルス発生回路
に関するものである。
に関するものである。
一般に遅延パルスはその遅延時間が電源変動、
温度変動により変化しないことが性能として要求
されている。しかし、集積回路内部に作りこむ場
合、極力小さくしかも素子数等の制約から電源変
動、温度変動に対する補償までは考えられていな
かつた。
温度変動により変化しないことが性能として要求
されている。しかし、集積回路内部に作りこむ場
合、極力小さくしかも素子数等の制約から電源変
動、温度変動に対する補償までは考えられていな
かつた。
本発明の目的は電源変動、温度変動に対して遅
延時間の変動の少くない遅延パルス発生回路を提
供するものである。
延時間の変動の少くない遅延パルス発生回路を提
供するものである。
以下図面を用いて説明する。
第１図は遅延パルス発生回路の論理図である。
二入力否定論理和ゲート（以下NORゲートとい
う）３と２個の同相ゲート（以下AMPゲートと
いう）１，２から構成されている。AMPゲート
は１ケでもよく必要に応じて任意複数個接続され
ていても良い。
二入力否定論理和ゲート（以下NORゲートとい
う）３と２個の同相ゲート（以下AMPゲートと
いう）１，２から構成されている。AMPゲート
は１ケでもよく必要に応じて任意複数個接続され
ていても良い。
第２図は、第１図の遅延パルス発生回路の動作
波形を示したものである。入力端子INに高レベ
ル（以下Ｈと称す）が加つているとNORゲート
３の出力は低レベル（以下Ｌと称す）である。入
力端子がＨからＬになるとAMPゲート１はゆつ
くりとＨからＬに移行するAMPゲート２の閾値
（以下VTHと称す）まで下がるとAMPゲート１と
同様AMPゲート２の出力はゆつくりとＨからＬ
に移行する。
波形を示したものである。入力端子INに高レベ
ル（以下Ｈと称す）が加つているとNORゲート
３の出力は低レベル（以下Ｌと称す）である。入
力端子がＨからＬになるとAMPゲート１はゆつ
くりとＨからＬに移行するAMPゲート２の閾値
（以下VTHと称す）まで下がるとAMPゲート１と
同様AMPゲート２の出力はゆつくりとＨからＬ
に移行する。
NORゲート３のVTHまで下がるとNORゲート
の出力はＨとなる。
の出力はＨとなる。
入力端子INがＨからＬとなつてAMPゲート１
の出力がAMPゲート２のVTHまで下がる遅れ時
間をT1とし、この時間からAMPゲート２の出力
がNORゲート３のVTHまで下がるAMPゲート２
の遅れ時間をT2とすると遅延パルス発生回路の
遅延時間T4はT1＋T2とNORゲート３の遅れ時間
T3の和で得られる。
の出力がAMPゲート２のVTHまで下がる遅れ時
間をT1とし、この時間からAMPゲート２の出力
がNORゲート３のVTHまで下がるAMPゲート２
の遅れ時間をT2とすると遅延パルス発生回路の
遅延時間T4はT1＋T2とNORゲート３の遅れ時間
T3の和で得られる。
NORゲート３の遅れ時間T3はT1，T2に比べ非
常に小さいため無視して考えると遅延時間T4は
T1＋T2で代表出来る。
常に小さいため無視して考えると遅延時間T4は
T1＋T2で代表出来る。
遅延時間T4が電源変動、温度変動で変化が少
くない程性能の良い遅延回路と言える。
くない程性能の良い遅延回路と言える。
遅延時間を作つているのはAMPゲート１及び
２である。本発明はAMPゲートに注目している。
以下AMPゲートに着目して説明する。
２である。本発明はAMPゲートに注目している。
以下AMPゲートに着目して説明する。
第３図は第１図の論理図を低電力シヨツトキ
TTL（トランジスタ・トランジスタ・論理回路）
で実現した従来の等価回路図である。
TTL（トランジスタ・トランジスタ・論理回路）
で実現した従来の等価回路図である。
AMPゲート１，２及びNORゲート３の等価回
路図はそれぞれ点線でかこつてあるがAMPゲー
ト１に着目して説明する。
路図はそれぞれ点線でかこつてあるがAMPゲー
ト１に着目して説明する。
AMPゲート１の構成について説明する。
入力ゲートPNPトランジスタ２１のベースは
入力端子INに接続され、コレクタは接地電位
（以下GNDと称す）に接続され、エミツタは抵抗
１１を介して電源Vccに接続され、更にレベルシ
フトダイオード３１のアノードに接続されてい
る。レベルシフトダイオード３２のアノードはレ
ベルシフトダイオード３１のカソードに接続され
このカソードはトランジスタ２２のベースに接続
されると同時に抵抗１２を介してGNDに接続さ
れている。トランジスタ２２のエミツタはGND
に接続され、コレクタは抵抗１３を介して電源
Vccに接続されると同時にトランジスタ２３のベ
ースに接続されている。
入力端子INに接続され、コレクタは接地電位
（以下GNDと称す）に接続され、エミツタは抵抗
１１を介して電源Vccに接続され、更にレベルシ
フトダイオード３１のアノードに接続されてい
る。レベルシフトダイオード３２のアノードはレ
ベルシフトダイオード３１のカソードに接続され
このカソードはトランジスタ２２のベースに接続
されると同時に抵抗１２を介してGNDに接続さ
れている。トランジスタ２２のエミツタはGND
に接続され、コレクタは抵抗１３を介して電源
Vccに接続されると同時にトランジスタ２３のベ
ースに接続されている。
トランジスタ２３のエミツタはGNDに接続さ
れ、コレクタは抵抗１４を介して電源Vccに接続
され、更にトランジスタ２６のベースに接続され
ている。
れ、コレクタは抵抗１４を介して電源Vccに接続
され、更にトランジスタ２６のベースに接続され
ている。
トランジスタ２６，２７は、ダーリントン接続
されてコレクタは電流制限抵抗１８を介して電源
Vccに接続され、トランジスタ２７のベース、エ
ミツタは抵抗１７で接続されている。電源Vccか
ら抵抗１５を介してトランジスタ２５のベースコ
レクタに接続され、更にトランジスタ２４のベー
スに接続され、トランジスタ２４，２５のエミツ
タはGNDに接続され、トランジスタ２４のコレ
クタはトランジスタ２７のエミツタに接続され、
更に実際は容量として使用するところのダイオー
ド３３のカソードが接続されている。ダイオード
３３のアノードはトランジスタ２３のエミツタに
接続されている。
されてコレクタは電流制限抵抗１８を介して電源
Vccに接続され、トランジスタ２７のベース、エ
ミツタは抵抗１７で接続されている。電源Vccか
ら抵抗１５を介してトランジスタ２５のベースコ
レクタに接続され、更にトランジスタ２４のベー
スに接続され、トランジスタ２４，２５のエミツ
タはGNDに接続され、トランジスタ２４のコレ
クタはトランジスタ２７のエミツタに接続され、
更に実際は容量として使用するところのダイオー
ド３３のカソードが接続されている。ダイオード
３３のアノードはトランジスタ２３のエミツタに
接続されている。
抵抗１５、トランジスタ２４，２５は定電流回
路を構成し抵抗１５を流れる電流はトランジスタ
２４のコレクタ電流とほぼ等しい電流となる。
（ただしトランジスタ２４，２５が同じ条件いい
かえると同じ大きさ性能のトランジスタの場合で
エミツタ面積が同じものとする。） 次にこのAMPゲート１の動作について説明す
る。
路を構成し抵抗１５を流れる電流はトランジスタ
２４のコレクタ電流とほぼ等しい電流となる。
（ただしトランジスタ２４，２５が同じ条件いい
かえると同じ大きさ性能のトランジスタの場合で
エミツタ面積が同じものとする。） 次にこのAMPゲート１の動作について説明す
る。
入力端子INにＬが印加された定常状態では抵
抗１１を流れる電流はPNPトランジスタ２１に
流れ、レベルシフトダイオード３１，３２を通し
てトランジスタ２２のベースに電流が流れずトラ
ンジスタ２２はしや断（以下オフと称す）してい
る。抵抗１３を流れる電流はトランジスタ２３の
ベースに流れ、トランジスタ２３は導通状態（以
下オンと称す）にありコレクタ電位は約0.3V相
当である。従つてトランジスタ２６，２７はオフ
してAMPゲート１の出力電位は約0.3Vにまで下
がつている。入力端子INにＨが加つた定常状態
では抵抗１１を流れる電流はPNPトランジスタ
２１に流れず、レベルシフトダイオード３１，３
２を通してトランジスタ２２のベースに流れトラ
ンジスタ２２はオンし抵抗１３を流れる電流はト
ランジスタ２２のコレクタに流れ、トランジスタ
２３のベースには流れず、トランジスタ２３はオ
フしている。
抗１１を流れる電流はPNPトランジスタ２１に
流れ、レベルシフトダイオード３１，３２を通し
てトランジスタ２２のベースに電流が流れずトラ
ンジスタ２２はしや断（以下オフと称す）してい
る。抵抗１３を流れる電流はトランジスタ２３の
ベースに流れ、トランジスタ２３は導通状態（以
下オンと称す）にありコレクタ電位は約0.3V相
当である。従つてトランジスタ２６，２７はオフ
してAMPゲート１の出力電位は約0.3Vにまで下
がつている。入力端子INにＨが加つた定常状態
では抵抗１１を流れる電流はPNPトランジスタ
２１に流れず、レベルシフトダイオード３１，３
２を通してトランジスタ２２のベースに流れトラ
ンジスタ２２はオンし抵抗１３を流れる電流はト
ランジスタ２２のコレクタに流れ、トランジスタ
２３のベースには流れず、トランジスタ２３はオ
フしている。
トランジスタ２３のコレクタは抵抗１４により
電源電圧Vccまで上昇してダーリントン接続され
たトランジスタ２７のエミツタはVccより2VBE〜 -
2VF（VBEはベースエミツタ間順方向電圧）下が
つた電位、電源電圧Vccを5Vとして約3.5Vになつ
ている。この時、ダイオード３３を逆バイアスし
電荷を充電した状態となつている。
電源電圧Vccまで上昇してダーリントン接続され
たトランジスタ２７のエミツタはVccより2VBE〜 -
2VF（VBEはベースエミツタ間順方向電圧）下が
つた電位、電源電圧Vccを5Vとして約3.5Vになつ
ている。この時、ダイオード３３を逆バイアスし
電荷を充電した状態となつている。
入力端子INがＨかＬになると、トランジスタ
２２は高速でオフしトランジスタ２３は同様にオ
ンし、オフバツフアトランジスタ２６，２７はオ
フする。ダイオード３３にたくわえられた電荷を
トランジスタ２４のコレクタ電流、いいかえると
抵抗１５を流がれる電流とほぼ等しい定電流で放
電を開始する。次段のAMPゲート２の閾値を
VTH≒VFと考えるとAMPゲート１の放電時
間、いいかえると遅延時間T1は下記式で表現出
来る。
２２は高速でオフしトランジスタ２３は同様にオ
ンし、オフバツフアトランジスタ２６，２７はオ
フする。ダイオード３３にたくわえられた電荷を
トランジスタ２４のコレクタ電流、いいかえると
抵抗１５を流がれる電流とほぼ等しい定電流で放
電を開始する。次段のAMPゲート２の閾値を
VTH≒VFと考えるとAMPゲート１の放電時
間、いいかえると遅延時間T1は下記式で表現出
来る。
T1≒Ｃ・R15・Vcc−2VBE−VTH／Vcc−VBE≒Ｃ・
R15・
（Vcc−3VF／Vcc−VF）
Ｃ：ダイオード３３の等価容量、
R15：抵抗１５の抵抗値、
故に電源変動に対して遅延時間T1は変動する
ことになる。
ことになる。
又、温度に対しては抵抗１５、VBE，VTHが
変動するため遅延時間は大きく変動することにな
る。
変動するため遅延時間は大きく変動することにな
る。
第４図は本発明の回路を低電力シヨツトキ
TTLで実現した一実施例の回路接続図である。
TTLで実現した一実施例の回路接続図である。
クランプ回路４が追加され、その他一部の点が
変つている。
変つている。
トランジスタ２３のエミツタはGNDに接続さ
れ、コレクタは抵抗１４を介して電源Vccに接続
され、更に充電用トランジスタ２８のベースに接
続され、充電用トランジスタ２８のコレクタは電
源Vccに接続され、エミツタはトランジスタ２４
のコレクタに接続されている。トランジスタ２４
のエミツタは抵抗１６を介してGNDに接続され、
ベースはエミツタがGNDに接続されたトランジ
スタ２５のベースとコレクタに接続されると同時
に抵抗１５を介してクランプ回路４を構成するト
ランジスタ２９のエミツタに接続されている。コ
レクタが電源Vccに接続されたトランジスタ２９
のベースは抵抗１９を介して電源Vccに接続され
ると同時にダイオード３５のアノードに接続さ
れ、ダイオード３５，３６，３７，３８，３９は
順々に直列接続され、ダイオード３９のカソード
はGNDに接続されてクランプ回路４を構成して
いる。トランジスタ２８のベースはダイオード３
４のアノードに接続され、ダイオード３４のカソ
ードはダイオード３６のアノードに接続され、高
レベルをクランプする形となつている。
れ、コレクタは抵抗１４を介して電源Vccに接続
され、更に充電用トランジスタ２８のベースに接
続され、充電用トランジスタ２８のコレクタは電
源Vccに接続され、エミツタはトランジスタ２４
のコレクタに接続されている。トランジスタ２４
のエミツタは抵抗１６を介してGNDに接続され、
ベースはエミツタがGNDに接続されたトランジ
スタ２５のベースとコレクタに接続されると同時
に抵抗１５を介してクランプ回路４を構成するト
ランジスタ２９のエミツタに接続されている。コ
レクタが電源Vccに接続されたトランジスタ２９
のベースは抵抗１９を介して電源Vccに接続され
ると同時にダイオード３５のアノードに接続さ
れ、ダイオード３５，３６，３７，３８，３９は
順々に直列接続され、ダイオード３９のカソード
はGNDに接続されてクランプ回路４を構成して
いる。トランジスタ２８のベースはダイオード３
４のアノードに接続され、ダイオード３４のカソ
ードはダイオード３６のアノードに接続され、高
レベルをクランプする形となつている。
容量成分のダイオード３３のカソードはトラン
ジスタ２４のコレクタにアノードはトランジスタ
２３のベースに接続されている。（ダイオード３
３のアノードはGNDに接続されていても良いが
ここでは説明の便宜上従来例と同じにした。）入
力端子INがＨのときAMPゲート１の出力（Ａ
点）Ｈはクランプダイオード３４，３６，３７，
３８，３９でクランプされて5VF−VBE4VF
（約2.9V）となつている。又、定電流回路の抵抗
１５にはクランプされたトランジスタ２９のエミ
ツタが接続され、5VF−VBE4VF（約2.9V）が
与えられている。この回路の遅延時間T1は T1＝Ｃ・VOH−VTH／IC≒Ｃ3VF／IC こゝでＣはダイオード３３の容量、ICはトラ
ンジスタ２４のコレクタ電流、VOHは高レベル
出力電圧である。放電電流は、トランジスタ２４
のコレクタ電流で IC≒3VF／R15 たゞし、R15は抵抗１５の抵抗値である。
ジスタ２４のコレクタにアノードはトランジスタ
２３のベースに接続されている。（ダイオード３
３のアノードはGNDに接続されていても良いが
ここでは説明の便宜上従来例と同じにした。）入
力端子INがＨのときAMPゲート１の出力（Ａ
点）Ｈはクランプダイオード３４，３６，３７，
３８，３９でクランプされて5VF−VBE4VF
（約2.9V）となつている。又、定電流回路の抵抗
１５にはクランプされたトランジスタ２９のエミ
ツタが接続され、5VF−VBE4VF（約2.9V）が
与えられている。この回路の遅延時間T1は T1＝Ｃ・VOH−VTH／IC≒Ｃ3VF／IC こゝでＣはダイオード３３の容量、ICはトラ
ンジスタ２４のコレクタ電流、VOHは高レベル
出力電圧である。放電電流は、トランジスタ２４
のコレクタ電流で IC≒3VF／R15 たゞし、R15は抵抗１５の抵抗値である。
従つてT1≒Ｃ・R15
故に電源変動に対して遅延時間は変動しなくな
ることがわかる。
ることがわかる。
集積回路内に作る抵抗は温度に対して変化する
ためR15は温度依存性を持つているがトランジス
タ２４，２５、抵抗１６を適当に選ぶと見かけ上
R15が温度に対して変化しないのと同じ効果を得
ることが出来る。説明を加えるとトランジスタ２
４，２５のエミツタ面積を変えると同じ電流でも
エミツタ面積の大きいトランジスタの方がVBE
の温度依存性が大きいことを利用して、トランジ
スタ２４のコレクタ電流を温度変動に対して補正
することが出来る。いい変えると抵抗１５を流れ
る電流は温度上昇により（たとえば抵抗が大きく
なると考えると）減少するがトランジスタ２４の
エミツタ面積をトランジスタ２５の面積より大き
くしておくことで温度上昇によりトランジスタ２
４のVBEがトランジスタ２５のVBEより、より
小なくなる方向に動こうとする。VBEが小さく
なる差分だけトランジスタ２５のコレクタ電流が
増加する方向に動くため補正出来る。
ためR15は温度依存性を持つているがトランジス
タ２４，２５、抵抗１６を適当に選ぶと見かけ上
R15が温度に対して変化しないのと同じ効果を得
ることが出来る。説明を加えるとトランジスタ２
４，２５のエミツタ面積を変えると同じ電流でも
エミツタ面積の大きいトランジスタの方がVBE
の温度依存性が大きいことを利用して、トランジ
スタ２４のコレクタ電流を温度変動に対して補正
することが出来る。いい変えると抵抗１５を流れ
る電流は温度上昇により（たとえば抵抗が大きく
なると考えると）減少するがトランジスタ２４の
エミツタ面積をトランジスタ２５の面積より大き
くしておくことで温度上昇によりトランジスタ２
４のVBEがトランジスタ２５のVBEより、より
小なくなる方向に動こうとする。VBEが小さく
なる差分だけトランジスタ２５のコレクタ電流が
増加する方向に動くため補正出来る。
従つて遅延時間T1ひいては遅延時間T4が電源
及び温度変動に対して変動しない非常に効果の大
きい遅延パルス発生回路が出来る。なお、AMP
ゲートについてのみ説明したきたがインバータゲ
ートとして用いる場合、たとえば位相反転トラン
ジスタ２２と抵抗１３を除きトランジスタ２３の
ベースをレベルシフトダイオード３２のカソード
に接続することでインバータゲートとすることが
出来る。（容量用ダイオード３３のアノードは
GNDに接続する。）この場合でもインバータゲー
トの出力がＨからＬに移行する時間を利用して、
入力信号とインバータを通した信号をNANDゲ
ートを通すことによりＬの時間の一定なパルス発
生回路を作ることが可能である。
及び温度変動に対して変動しない非常に効果の大
きい遅延パルス発生回路が出来る。なお、AMP
ゲートについてのみ説明したきたがインバータゲ
ートとして用いる場合、たとえば位相反転トラン
ジスタ２２と抵抗１３を除きトランジスタ２３の
ベースをレベルシフトダイオード３２のカソード
に接続することでインバータゲートとすることが
出来る。（容量用ダイオード３３のアノードは
GNDに接続する。）この場合でもインバータゲー
トの出力がＨからＬに移行する時間を利用して、
入力信号とインバータを通した信号をNANDゲ
ートを通すことによりＬの時間の一定なパルス発
生回路を作ることが可能である。
第１図は遅延パルス発生回路の論理図、第２図
は遅延パルス発生回路の動作波形を示す図、第３
図は低電力シヨツキTTLで実現した従来の遅延
パルス発生回路の例を示す回路接続図、第４図は
低電力シヨツトキTTLで実現した本発明の一実
施例を示す回路接続図である。 １，２…AMPゲート、３…NORゲート、クラ
ンプ回路、４，１１，１２，１３，１４，１５，
１６，１７，１８，１９…抵抗、２１…PNPト
ランジスタ、２２，２３，２４，２５，２６，２
７，２８，２９…NPNトランジスタ、３１，３
２…レベルシフトダイオード、３３…接合容量を
作るためのダイオード、３４，３５，３６，３
７，３８，３９…クランプダイオード。
は遅延パルス発生回路の動作波形を示す図、第３
図は低電力シヨツキTTLで実現した従来の遅延
パルス発生回路の例を示す回路接続図、第４図は
低電力シヨツトキTTLで実現した本発明の一実
施例を示す回路接続図である。 １，２…AMPゲート、３…NORゲート、クラ
ンプ回路、４，１１，１２，１３，１４，１５，
１６，１７，１８，１９…抵抗、２１…PNPト
ランジスタ、２２，２３，２４，２５，２６，２
７，２８，２９…NPNトランジスタ、３１，３
２…レベルシフトダイオード、３３…接合容量を
作るためのダイオード、３４，３５，３６，３
７，３８，３９…クランプダイオード。
Claims (1)
- １ 入力信号をうける同相ゲート回路と、前記入
力信号と前記同相ゲート回路の出力信号とに基い
て遅延パルスを発生するゲート回路とを有する遅
延パルス発生回路において、前記同相ゲート回路
はその出力点に接続された充電用トランジスタ
と、前記出力点に接続された放電用トランジスタ
と、前記出力点の電位をクランプするクランプ回
路とを有し、前記クランプ回路はコレクタが電源
の一端に接続されるとともにベースが第１の抵抗
を介して電源の一端に接続されたクランプ用トラ
ンジスタと、該クランプ用トランジスタのベース
に接続された少なくとも１個のダイオードを有す
る第１のダイオード回路と、該第１のダイオード
回路と電源の他端との間に接続された複数のダイ
オードの直列接続を有する第２のダイオード回路
とを有し、前記第１のダイオード回路と前記第２
のダイオード回路との接続点は他のダイオードを
介して前記充電用トランジスタのベースに接続さ
れ、前記クランプ用トランジスタのエミツタは抵
抗を介して前記放電用トランジスタのベースに接
続され、前記放電トランジスタは前記抵抗に対す
る温度補償手段を有することを特徴とする遅延パ
ルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14022880A JPS5765019A (en) | 1980-10-07 | 1980-10-07 | Delay pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14022880A JPS5765019A (en) | 1980-10-07 | 1980-10-07 | Delay pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5765019A JPS5765019A (en) | 1982-04-20 |
| JPH0318371B2 true JPH0318371B2 (ja) | 1991-03-12 |
Family
ID=15263880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14022880A Granted JPS5765019A (en) | 1980-10-07 | 1980-10-07 | Delay pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5765019A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532315B2 (ja) * | 1972-10-18 | 1978-01-26 |
-
1980
- 1980-10-07 JP JP14022880A patent/JPS5765019A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5765019A (en) | 1982-04-20 |
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