JPH03184340A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03184340A JPH03184340A JP1321518A JP32151889A JPH03184340A JP H03184340 A JPH03184340 A JP H03184340A JP 1321518 A JP1321518 A JP 1321518A JP 32151889 A JP32151889 A JP 32151889A JP H03184340 A JPH03184340 A JP H03184340A
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- JP
- Japan
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- film
- hole
- passivation film
- bonding pad
- silicon nitride
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置及びその製造方法に関する。
（従来の技術）
従来技術として、パッシベーション膜としてＰＳＧ膜（
燐を添加したシリコン酸化膜）が用いられているが耐湿
性に問題がある。一方、他の従来技術としてプラズマＣ
ＶＤにより堆積させたシリコン窒化膜（以下、プラズマ
シリコン窒化膜と称する。）が用いられているが、耐湿
性及びナトリウムに対する阻止効果においては優れるが
、アルミニラム配線にストレスマイグレーションを起こ
しやすいという問題がある。なぜならプラズマシ０ リコン窒化膜は１〜０． ５ ＊ １０ ［ｄｙｎ
／ｃｍ２］と高いコンプレッシブな膜応力を有するから
である。
燐を添加したシリコン酸化膜）が用いられているが耐湿
性に問題がある。一方、他の従来技術としてプラズマＣ
ＶＤにより堆積させたシリコン窒化膜（以下、プラズマ
シリコン窒化膜と称する。）が用いられているが、耐湿
性及びナトリウムに対する阻止効果においては優れるが
、アルミニラム配線にストレスマイグレーションを起こ
しやすいという問題がある。なぜならプラズマシ０ リコン窒化膜は１〜０． ５ ＊ １０ ［ｄｙｎ
／ｃｍ２］と高いコンプレッシブな膜応力を有するから
である。
そこで、テンサイルな膜応力のＰＳＧ膜とプラズマシリ
コン窒化膜を組み合わせ膜応力を低減した２層構造のパ
ッシベーション膜が提案されている。第３図は、この従
来技術における半導体装置の断面図である。
コン窒化膜を組み合わせ膜応力を低減した２層構造のパ
ッシベーション膜が提案されている。第３図は、この従
来技術における半導体装置の断面図である。
まず、半導体基板３１上に絶縁膜３２を介してボンディ
ングパット３５を形成する。モしてＰＳＧ膜３膜上３の
膜上にプラズマシリコン窒化膜３４を堆積させることに
より２層構造のパッシベーション膜を形成する。このパ
ッシベーション膜のボンディングパットの開孔は写真蝕
刻法により行われる。まずフォトレジストでパターニン
グを行い、上層膜であるプラズマシリコン窒化膜３４を
エツチングする。エツチングはＣＦ４＋０２ガスでケミ
カルドライエツチング法（以下、ＣＤＥ法と称する。）
により行われる。
ングパット３５を形成する。モしてＰＳＧ膜３膜上３の
膜上にプラズマシリコン窒化膜３４を堆積させることに
より２層構造のパッシベーション膜を形成する。このパ
ッシベーション膜のボンディングパットの開孔は写真蝕
刻法により行われる。まずフォトレジストでパターニン
グを行い、上層膜であるプラズマシリコン窒化膜３４を
エツチングする。エツチングはＣＦ４＋０２ガスでケミ
カルドライエツチング法（以下、ＣＤＥ法と称する。）
により行われる。
次にＮ Ｈａ Ｆ ＋ ＣＨ３ＣＯＯＨの混合溶液によ
りＰＳＧ膜３膜上３ツチングし、最後にフォトレジスト
を除去する。
りＰＳＧ膜３膜上３ツチングし、最後にフォトレジスト
を除去する。
この図かられかるようにＰＳＧ膜３膜上３ける孔はプラ
ズマシリコン窒化膜３４における孔よりも大きくなって
いて、断面から見るとちょうどプラズマシリコン窒化膜
３４の一部がＰＳＧＨ３３上にひさし状に突出した部分
Ａとなっている。これは、ＰＳＧ膜３膜上３ツチング溶
液であるＮＨ４Ｆ＋ＣＨ３ＣＯ０Ｈの混合溶液は、プラ
ズマシリコン窒化膜３４に対し、エツチングレートが遅
いことにより生じる現象である。
ズマシリコン窒化膜３４における孔よりも大きくなって
いて、断面から見るとちょうどプラズマシリコン窒化膜
３４の一部がＰＳＧＨ３３上にひさし状に突出した部分
Ａとなっている。これは、ＰＳＧ膜３膜上３ツチング溶
液であるＮＨ４Ｆ＋ＣＨ３ＣＯ０Ｈの混合溶液は、プラ
ズマシリコン窒化膜３４に対し、エツチングレートが遅
いことにより生じる現象である。
このような場合においてボンディングパット３５にボン
ディングを行うと第４図のようにボンディングワイヤー
３６が上層膜のプラズマシリコン窒化膜３４に接触する
ことによりこの膜のひさし状に突出した部分Ａに亀裂部
分Ｂを生じさせたり、または割れて不要物Ｃが発生させ
たりするおそれがある。従って、例えばＦＲＯＭやＣＣ
Ｄ （電荷結合デバイス）のように光学的手段を用いる
デバイスにおいて受光部分にこの不要物Ｃが移転するこ
とによりその部分の紫外線や可視光線の通過を妨げ、妨
げられた部分のメモリセルの消去が不可能となったり、
動作しなくなったりする。かかる状態は工場における検
査時において、すでに不要物Ｃとして受光部分に存在す
れば動作不良としてチエツクできる。しかし、不要物Ｃ
は発生していないが亀裂が生じた程度の状態（亀裂部分
Ｂ）、或いは受光部分以外の場所に不要物Ｃが存在する
場合は、この検査時にチエツクできない。ところが、工
場出荷後のユーザーの使用において衝撃等の外的要因に
より亀裂部分Ｂが割れ不要物Ｃとなったり、或いは、受
光部分以外に存在する不要物Ｃがメモリセル上に移動し
たりすることにより後発的に動作不良となるおそれがあ
る。
ディングを行うと第４図のようにボンディングワイヤー
３６が上層膜のプラズマシリコン窒化膜３４に接触する
ことによりこの膜のひさし状に突出した部分Ａに亀裂部
分Ｂを生じさせたり、または割れて不要物Ｃが発生させ
たりするおそれがある。従って、例えばＦＲＯＭやＣＣ
Ｄ （電荷結合デバイス）のように光学的手段を用いる
デバイスにおいて受光部分にこの不要物Ｃが移転するこ
とによりその部分の紫外線や可視光線の通過を妨げ、妨
げられた部分のメモリセルの消去が不可能となったり、
動作しなくなったりする。かかる状態は工場における検
査時において、すでに不要物Ｃとして受光部分に存在す
れば動作不良としてチエツクできる。しかし、不要物Ｃ
は発生していないが亀裂が生じた程度の状態（亀裂部分
Ｂ）、或いは受光部分以外の場所に不要物Ｃが存在する
場合は、この検査時にチエツクできない。ところが、工
場出荷後のユーザーの使用において衝撃等の外的要因に
より亀裂部分Ｂが割れ不要物Ｃとなったり、或いは、受
光部分以外に存在する不要物Ｃがメモリセル上に移動し
たりすることにより後発的に動作不良となるおそれがあ
る。
（発明が解決しようとする課題）
このように従来技術においてはボンディングパットで発
生する不要物による不良モードの発生という問題があっ
た。本発明は上記のような従来技術の欠点を除去し、ボ
ンディングにおける不要物の発生を防止することを目的
とするものである。
生する不要物による不良モードの発生という問題があっ
た。本発明は上記のような従来技術の欠点を除去し、ボ
ンディングにおける不要物の発生を防止することを目的
とするものである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明は半導体基板上に絶
縁膜を介し形成されたボンディングパットと、このボン
ディングパットの一部及び絶縁膜を覆い、かつボンディ
ングパット上に孔を有する第一のパッシベーション膜と
、この第一のパッシベーション膜の膜上にあり、この孔
と同じ又は大きい径を有する孔を有し、かつ第一のパッ
シベーション膜上にある第二のパッシベーション膜とを
有することを特徴とする半導体装置を提供するものであ
る。
縁膜を介し形成されたボンディングパットと、このボン
ディングパットの一部及び絶縁膜を覆い、かつボンディ
ングパット上に孔を有する第一のパッシベーション膜と
、この第一のパッシベーション膜の膜上にあり、この孔
と同じ又は大きい径を有する孔を有し、かつ第一のパッ
シベーション膜上にある第二のパッシベーション膜とを
有することを特徴とする半導体装置を提供するものであ
る。
また、半導体基板上に絶縁膜を介して第一のパッシベー
ション膜と第二のパッシベーション膜を順次形成する工
程と、この第二のパッシベーション膜上にレジストパタ
ーンを形成する工程と、このレジストパターンをマスク
として前記第二のパッシベーション膜をエツチングする
工程と、前記レジストパターンをマスクとしてこのエツ
チングより横方向のエツチングが少ないエツチング法を
用いることにより前記第一のパッシベーション膜をエツ
チングする工程とを有することを特徴とする半導体装置
の製造方法を提供する。
ション膜と第二のパッシベーション膜を順次形成する工
程と、この第二のパッシベーション膜上にレジストパタ
ーンを形成する工程と、このレジストパターンをマスク
として前記第二のパッシベーション膜をエツチングする
工程と、前記レジストパターンをマスクとしてこのエツ
チングより横方向のエツチングが少ないエツチング法を
用いることにより前記第一のパッシベーション膜をエツ
チングする工程とを有することを特徴とする半導体装置
の製造方法を提供する。
（作用）
この様に、構成されたものにおいては、ボンディングパ
ット上にある第一のパッシベーション膜のボンディング
パットの孔と同じ又は大きい孔が第二のパッシベーショ
ン膜上にあるため、第二のパッシベーション膜の突出部
分を生じさせることがない。従って、第一のパッシベー
ション膜と第二のパッシベーション膜のエツチングに同
じマスクを用い、かつ第一のパッシベーション膜のエツ
チングにおいては、第二のパッシベーション膜に用いら
れるエツチング法より横方向のエツチングが少ないエツ
チング法を用いるため第二のパッシベーション膜の孔よ
り径の小さい孔が作成できる。
ット上にある第一のパッシベーション膜のボンディング
パットの孔と同じ又は大きい孔が第二のパッシベーショ
ン膜上にあるため、第二のパッシベーション膜の突出部
分を生じさせることがない。従って、第一のパッシベー
ション膜と第二のパッシベーション膜のエツチングに同
じマスクを用い、かつ第一のパッシベーション膜のエツ
チングにおいては、第二のパッシベーション膜に用いら
れるエツチング法より横方向のエツチングが少ないエツ
チング法を用いるため第二のパッシベーション膜の孔よ
り径の小さい孔が作成できる。
（実施例）
本発明の第一の実施例を説明する。第１図（ａ）〜（ｃ
）は本実施例における半導体装置の製造方法の各工程の
断面図である。半導体基板１１上に絶縁膜１２を介し、
ボンディングパット１５を形成する。そして、第一のパ
ッシベーション膜であるＰＳＧ膜１膜上３積させ、その
上に第二のパッシベーション膜であるプラズマシリコン
窒化膜１４を堆積させる。そして、その上にバターニン
グされたフォトレジスト１７を乗せる（第１図（ａ））
。
）は本実施例における半導体装置の製造方法の各工程の
断面図である。半導体基板１１上に絶縁膜１２を介し、
ボンディングパット１５を形成する。そして、第一のパ
ッシベーション膜であるＰＳＧ膜１膜上３積させ、その
上に第二のパッシベーション膜であるプラズマシリコン
窒化膜１４を堆積させる。そして、その上にバターニン
グされたフォトレジスト１７を乗せる（第１図（ａ））
。
次にこのフォトレジスト１７をマスクにＲＩＥ法により
プラズマシリコン窒化膜１４及びＰＳＧ膜１膜上３ツチ
ングする（第１図（ｂ））。その後、フォトレジスト１
７を除去し、ボンディングによりボンディングワイヤー
１６をボンディングパット１５に接着する（第１図（Ｃ
））。
プラズマシリコン窒化膜１４及びＰＳＧ膜１膜上３ツチ
ングする（第１図（ｂ））。その後、フォトレジスト１
７を除去し、ボンディングによりボンディングワイヤー
１６をボンディングパット１５に接着する（第１図（Ｃ
））。
このように、フォトレジスト１７をマスクにＲＩＥ法を
用いてＰＳＧ膜１膜上３ラズマシリコン窒化膜１４をエ
ツチングするため、ボンディングパット１５上のＰｓ６
１３の孔とプラズマシリコン窒化膜１４の孔とが同じ大
きさとなる。
用いてＰＳＧ膜１膜上３ラズマシリコン窒化膜１４をエ
ツチングするため、ボンディングパット１５上のＰｓ６
１３の孔とプラズマシリコン窒化膜１４の孔とが同じ大
きさとなる。
従って、半導体基板１１上にあるボンディングパット１
５と、このボンディングパット１５の一部及び前記基板
１１を覆い、かつボンディングパット１５上に孔を有す
るＰＳＧ膜１膜上３このＰＳＧ膜１膜上３上にあり、こ
の孔と同じ大きさの径を有する孔を有し、かつＰＳＧ膜
１膜上３上るプラズマシリコン窒化膜１４とから構成さ
れる半導体装置においては、プラズマシリコン窒化膜１
４に亀裂が生じさせたり、破損することなくボンディン
グワイヤー１６をボンディングパット１５に接着するこ
とができる。
５と、このボンディングパット１５の一部及び前記基板
１１を覆い、かつボンディングパット１５上に孔を有す
るＰＳＧ膜１膜上３このＰＳＧ膜１膜上３上にあり、こ
の孔と同じ大きさの径を有する孔を有し、かつＰＳＧ膜
１膜上３上るプラズマシリコン窒化膜１４とから構成さ
れる半導体装置においては、プラズマシリコン窒化膜１
４に亀裂が生じさせたり、破損することなくボンディン
グワイヤー１６をボンディングパット１５に接着するこ
とができる。
このため不要物の発生を回避することができ、ＦＲＯＭ
、ＣＣＤ等の光学的手段を用いるデバイスにおいて、受
光部分に不要物が存在することによりその部分の紫外線
や可視光線の通過を妨げられメモリセルの消去が不可能
となる事態を有効に防止でき、かつ動作不良をも防ぐこ
とができる。
、ＣＣＤ等の光学的手段を用いるデバイスにおいて、受
光部分に不要物が存在することによりその部分の紫外線
や可視光線の通過を妨げられメモリセルの消去が不可能
となる事態を有効に防止でき、かつ動作不良をも防ぐこ
とができる。
本発明の第二の実施例について述べる。第２図（ａ）〜
（ｄ）は、本実施例における半導体装置の製造方法の各
工程の断面図である。半導体基板２１上に絶縁膜２２を
介して、ボンディングパット２５を形成する。そして、
第一のパッシベーション膜であるＰＳＧ膜２３、その上
に第二のパッシベーション膜であるプラズマシリコン窒
化膜２４を順次形成し、その上にバターニングされたフ
ォトレジスト２７を乗せる（第２図（ａ）〉。次にこの
フォトレジスト２７をマスクにＣＤＥ法によりプラズマ
シリコン窒化膜２４をエツチングする（第２図（ｂ））
。そして、同じフォトレジスト２７をマスクとして用い
ＲＩＥ法によりＰＳＧ膜２３をエツチングする（第２図
（Ｃ〉）。その後、フォトレジスト２７を除去し、ボン
ディングによりボンディングワイヤー２６をボンディン
グパット２５に接着する（第２図（ｄ〉）。
（ｄ）は、本実施例における半導体装置の製造方法の各
工程の断面図である。半導体基板２１上に絶縁膜２２を
介して、ボンディングパット２５を形成する。そして、
第一のパッシベーション膜であるＰＳＧ膜２３、その上
に第二のパッシベーション膜であるプラズマシリコン窒
化膜２４を順次形成し、その上にバターニングされたフ
ォトレジスト２７を乗せる（第２図（ａ）〉。次にこの
フォトレジスト２７をマスクにＣＤＥ法によりプラズマ
シリコン窒化膜２４をエツチングする（第２図（ｂ））
。そして、同じフォトレジスト２７をマスクとして用い
ＲＩＥ法によりＰＳＧ膜２３をエツチングする（第２図
（Ｃ〉）。その後、フォトレジスト２７を除去し、ボン
ディングによりボンディングワイヤー２６をボンディン
グパット２５に接着する（第２図（ｄ〉）。
このように、フォトレジスト２７をマスクにまず等方性
を有するＣＤＥ法を用いてプラズマシリコン窒化膜２４
をエツチングするため、プラズマシリコン窒化膜２４は
、横方向にもエツチングが進行する。次に同じフォトレ
ジスト２７をマスクとして用いて、異方性を有するＲＩ
Ｅ法によりＰＳＧ膜２３をエツチングする。このエツチ
ングは、主に縦方向にエツチングが進行するため、ボン
ディングパット２５上のプラズマシリコン窒化膜２４の
孔は、ＰＳＧ膜２膜上３れより大きくなる。
を有するＣＤＥ法を用いてプラズマシリコン窒化膜２４
をエツチングするため、プラズマシリコン窒化膜２４は
、横方向にもエツチングが進行する。次に同じフォトレ
ジスト２７をマスクとして用いて、異方性を有するＲＩ
Ｅ法によりＰＳＧ膜２３をエツチングする。このエツチ
ングは、主に縦方向にエツチングが進行するため、ボン
ディングパット２５上のプラズマシリコン窒化膜２４の
孔は、ＰＳＧ膜２膜上３れより大きくなる。
従って、半導体基板２１上にあるボンディングパット２
５と、このボンディングパット２５の一部及び前記基板
２１を覆い、かつボンディングパット１５上に孔を有す
るＰＳＧ膜２膜上３この第一のＰＳＧ膜２膜上３上にあ
り、この孔より大きい径を有する孔を有し、かつＰＳＧ
膜２膜上３上るプラズマシリコン窒化膜２４とから構成
される半導体装置においては、ボンディングワイヤー２
６をボンディングパット２５に接着するボンディング時
においても、プラズマシリコン窒化膜膜２４の突出した
部分の破損等を防止することができる。
５と、このボンディングパット２５の一部及び前記基板
２１を覆い、かつボンディングパット１５上に孔を有す
るＰＳＧ膜２膜上３この第一のＰＳＧ膜２膜上３上にあ
り、この孔より大きい径を有する孔を有し、かつＰＳＧ
膜２膜上３上るプラズマシリコン窒化膜２４とから構成
される半導体装置においては、ボンディングワイヤー２
６をボンディングパット２５に接着するボンディング時
においても、プラズマシリコン窒化膜膜２４の突出した
部分の破損等を防止することができる。
このような不要物の発生の防止から、第一の実施例と同
様、ＦＲＯＭ等の動作不良を防止できる。
様、ＦＲＯＭ等の動作不良を防止できる。
なお、本実施例においては第一のパッシベーション膜と
してＰＳＧ膜を、第二のパッシベーション膜としてプラ
ズマシリコン窒化膜を用いたが、これに限定されるもの
ではなく、この他にも、第一のパッシベーション膜とし
てプラズマシリコン窒化膜を、第二のパッシベーション
膜としてシリコン酸化膜を用いた場合、また第一のパッ
シベーション膜としてシリコン酸化膜を、第二のパッシ
ベーション膜としてＰＳＧ膜を用いた場合においても同
様の効果を奏することができる。なお、この場合シリコ
ン酸化膜はプラズマＣＶＤ法にて形成する。
してＰＳＧ膜を、第二のパッシベーション膜としてプラ
ズマシリコン窒化膜を用いたが、これに限定されるもの
ではなく、この他にも、第一のパッシベーション膜とし
てプラズマシリコン窒化膜を、第二のパッシベーション
膜としてシリコン酸化膜を用いた場合、また第一のパッ
シベーション膜としてシリコン酸化膜を、第二のパッシ
ベーション膜としてＰＳＧ膜を用いた場合においても同
様の効果を奏することができる。なお、この場合シリコ
ン酸化膜はプラズマＣＶＤ法にて形成する。
［発明の効果］
この様に、ボンディング時における第二のパッシベーシ
ョン膜の突出部分の破損や亀裂による不要物の発生を防
止が可能となることから、光学的手段を用いるデバイス
に受光部分に不要物が存在することによる動作不良を有
効に防ぐことができ、半導体装置の信頼性の向上、歩留
り向上を図ることができる。
ョン膜の突出部分の破損や亀裂による不要物の発生を防
止が可能となることから、光学的手段を用いるデバイス
に受光部分に不要物が存在することによる動作不良を有
効に防ぐことができ、半導体装置の信頼性の向上、歩留
り向上を図ることができる。
なお、本実施例において第１の膜としてＰＳＧ。
第２の膜としてプラズマシリコン窒化膜を用いて説明し
たが、これに限定されるものではない。例えば第２の膜
としてアンド−ブトシリコン酸化膜であっても良い。さ
らに、２層構造について説明したがこれに限定されるも
のではなく、３層構造でも良い。
たが、これに限定されるものではない。例えば第２の膜
としてアンド−ブトシリコン酸化膜であっても良い。さ
らに、２層構造について説明したがこれに限定されるも
のではなく、３層構造でも良い。
第１図は本発明の第一の実施例のおける半導体装置の製
造方法を示す工程図、第２図は本発明の第二の実施例に
おける半導体装置の製造方法を示す工程図、第３図は従
来技術の半導体装置の断面図、第４図はこの従来技術に
おける半導体装置のボンディング後の断面図である。 １１．２１．３１・・・・・・半導体基板、１２．２２
．３２・・・・・・絶縁膜、１３．２３．３３・・・・
・・ＰＳＧ膜、１４．２４．３４・・・・・・プラズマ
シリコン窒化膜、１５．２５．３５・・・・・・ボンデ
ィングパット、１６．２６．３６・・・・・・ボンディ
ングワイヤー１７．２７・・・・・・フォトレジスト。
造方法を示す工程図、第２図は本発明の第二の実施例に
おける半導体装置の製造方法を示す工程図、第３図は従
来技術の半導体装置の断面図、第４図はこの従来技術に
おける半導体装置のボンディング後の断面図である。 １１．２１．３１・・・・・・半導体基板、１２．２２
．３２・・・・・・絶縁膜、１３．２３．３３・・・・
・・ＰＳＧ膜、１４．２４．３４・・・・・・プラズマ
シリコン窒化膜、１５．２５．３５・・・・・・ボンデ
ィングパット、１６．２６．３６・・・・・・ボンディ
ングワイヤー１７．２７・・・・・・フォトレジスト。
Claims (2)
- （１）半導体基板と、 この基板上に絶縁膜を介して形成されたボンディングパ
ットと、 このボンディングパットの一部及び前記絶縁膜を覆い、
かつボンディングパット上に孔を有する第一のパッシベ
ーション膜と、 この第一のパッシベーション膜の孔上にあり、この孔と
同じ又は大きい径を有する孔を有し、かつ第一のパッシ
ベーション膜上にある第二のパッシベーション膜と を有することを特徴とする半導体装置。 - （２）半導体基板上に絶縁膜を介し第一のパッシベーシ
ョン膜と第二のパッシベーション膜を順次形成する工程
と、 この第二のパッシベーション膜上にレジストパターンを
形成する工程と、 このレジストパターンをマスクとして前記第二のパッシ
ベーション膜をエッチングする工程と、前記レジストを
マスクとしてこのエッチングより横方向のエッチングが
少ないエッチング法を用いることにより前記第一のパッ
シベーション膜をエッチングする工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321518A JPH03184340A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321518A JPH03184340A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184340A true JPH03184340A (ja) | 1991-08-12 |
Family
ID=18133464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321518A Pending JPH03184340A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184340A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430329A (en) * | 1991-01-29 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with bonding pad electrode |
| KR960002734A (ko) * | 1994-06-15 | 1996-01-26 | 문정환 | 반도체 박막소자 |
| US5898226A (en) * | 1995-12-30 | 1999-04-27 | Samsung Electronics Co., Ltd. | Semiconductor chip having a bonding window smaller than a wire ball |
-
1989
- 1989-12-13 JP JP1321518A patent/JPH03184340A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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