JPH03184344A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH03184344A JPH03184344A JP32151589A JP32151589A JPH03184344A JP H03184344 A JPH03184344 A JP H03184344A JP 32151589 A JP32151589 A JP 32151589A JP 32151589 A JP32151589 A JP 32151589A JP H03184344 A JPH03184344 A JP H03184344A
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Abstract
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体装置及びその製造方法に関する。[Detailed description of the invention] [Purpose of the invention] (Industrial application field) The present invention relates to a semiconductor device and a method for manufacturing the same.
(従来の技術)
従来、多層の金属配線構造を具備する半導体装置及びそ
の製造方法においては、以下、第2図(a)〜(f)を
参考にして説明されるような技術が用いられていた。(Prior Art) Conventionally, in a semiconductor device having a multilayer metal wiring structure and a method for manufacturing the same, a technique as described below with reference to FIGS. 2(a) to (f) has been used. Ta.
まず、同図(a)に示すように、素子領域が形成された
半導体基板1上に、拡散層電極取り出し口を開孔した絶
縁llI2を形成する。次に、同図(b)に示すように
、半導体基板上に、第1のAg膜3を堆積させる。この
後、フォトレジストを塗布し、通常のフォトリソグラフ
ィー工程で前記第1のAl膜3をパターニングし、フォ
トレジストを剥離する。次に同図(C)に示すように、
ブラズv CV D (Chemical Vapor
Deposition)法で、前記第1のAil膜3
上に層間絶縁膜4を形成する。First, as shown in FIG. 4A, an insulating layer 112 having a diffusion layer electrode outlet is formed on a semiconductor substrate 1 on which an element region is formed. Next, as shown in FIG. 3B, a first Ag film 3 is deposited on the semiconductor substrate. Thereafter, a photoresist is applied, the first Al film 3 is patterned by a normal photolithography process, and the photoresist is peeled off. Next, as shown in the same figure (C),
Braz v CV D (Chemical Vapor
The first Ail film 3 is
An interlayer insulating film 4 is formed thereon.
次に、同図(d)に示すように、フォトレジストを塗布
、その後、通常のフォトリソグラフィー工程で前記層間
絶縁H4を開孔し、前記フォトレジストを剥離する。次
に、同図(e)に示すように、第2のAfI膜5を堆積
し、この後、フォトレジストを塗布し、通常のフォトリ
ソグラフィー工程で前記第2のAD膜5をパターニング
し、フォトレシストを剥離する。最後に、同図(f)に
示すように、常圧CVD法て前記第2の1膜5上に絶縁
膜6を形成する。しかし、この製造方法及びこの製造法
による半導体装置には以下に示すような欠点がある。Next, as shown in FIG. 4(d), a photoresist is applied, and then the interlayer insulation H4 is opened by a normal photolithography process, and the photoresist is peeled off. Next, as shown in FIG. 5(e), a second AfI film 5 is deposited, and then a photoresist is applied, and the second AD film 5 is patterned using a normal photolithography process. Exfoliate the cyst. Finally, as shown in FIG. 6(f), an insulating film 6 is formed on the second film 5 by atmospheric pressure CVD. However, this manufacturing method and the semiconductor device manufactured by this manufacturing method have the following drawbacks.
第1に、第1のAN配線上に形成された絶縁膜に、配線
間電極取り出し口を開孔する際、第1のl)配線表面も
エツチングされるため、配線間電極取り出し口の内壁に
生成物が形成され、第2の配線用AN膜のカバレッジが
悪くなる。First, when opening the inter-wiring electrode outlet in the insulating film formed on the first AN interconnect, the surface of the first l) interconnect is also etched, so the inner wall of the inter-wiring electrode outlet is etched. A product is formed, resulting in poor coverage of the second wiring AN film.
第2に、配線用AN膜を塩素系ガスを用いてリアクティ
ブイオンエツチングする際、その残留ガスによってAN
配線が腐食しやすい。あるいは、エツチング後の水洗処
理によりAg配線が腐食しやすい。また、第1のAl膜
の上にクロム、モリブデン、チタンなどの金属膜を形成
する技術が用いる場合もあるが、金属膜ではA、Q配線
の腐食が起こりやすく、かつ、パターニングが難しい。Second, when an AN film for wiring is subjected to reactive ion etching using a chlorine-based gas, the residual gas causes an
Wiring is prone to corrosion. Alternatively, the Ag wiring is likely to corrode due to the water washing treatment after etching. Further, a technique of forming a metal film of chromium, molybdenum, titanium, or the like on the first Al film may be used, but the metal film tends to cause corrosion of the A and Q wirings and is difficult to pattern.
上記の原因により、金属配線の断線あるいは金属配線間
の接触不良が生じ、半導体装置の歩留りの低下、信頼性
の低下を引き起こす。Due to the above-mentioned causes, disconnection of metal wiring or poor contact between metal wirings occurs, resulting in a decrease in yield and reliability of semiconductor devices.
(発明が解決しようとする課題)
このように、従来は、多層の金属配線構造を具備する半
導体装置において、歩留りの低下、信頼性の低下を引き
起こすという欠点があった。(Problems to be Solved by the Invention) As described above, conventional semiconductor devices having a multilayer metal wiring structure have had the disadvantage of causing a reduction in yield and reliability.
よって、本発明の目的は、多層の金属配線構造を具備す
る半導体装置において、歩留りの低下、信頼性の低下の
ない優れた半導体装置及びその製造方法を提供すること
である。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an excellent semiconductor device having a multilayer metal wiring structure that does not cause a decrease in yield or reliability, and a method for manufacturing the same.
[発明の構成]
(課題をJW決するための手段)
上記目的を達成するために、本発明による半導体装置は
、2層以上の多層配線構造を有し、配線用導電膜の表面
に形成されたポリシリコン保護膜を具備することを特徴
とする。[Structure of the Invention] (Means for JW-Determining the Problems) In order to achieve the above object, a semiconductor device according to the present invention has a multilayer wiring structure of two or more layers, and has a multilayer wiring structure formed on the surface of a conductive film for wiring. It is characterized by having a polysilicon protective film.
また、本発明による半導体装置の製造方法は、2層以上
の多層配線構造を有する半導体装置の製造するにあたり
、配線用導電膜を形成する工程と、この配線用導電膜の
上にポリシリコン保護膜を形成する工程と、前記配線用
導電膜と前記ポリシリコン保護膜とをパターニングする
工程と、前記ポリシリコン保護膜に不純物を注入する工
程とを具備す−ることを特徴とする。このことにより、
多層の金属配線構造を具備する半導体装置において、歩
留りの低下、信頼性の低下のない優れた半導体装置及び
その製造方法を提供することができる。Further, in manufacturing a semiconductor device having a multilayer wiring structure of two or more layers, the method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductive film for wiring, and a polysilicon protective film on the conductive film for wiring. The method is characterized by comprising a step of forming a conductive film for wiring, a step of patterning the conductive film for wiring and the polysilicon protective film, and a step of implanting an impurity into the polysilicon protective film. Due to this,
In a semiconductor device having a multilayer metal interconnection structure, it is possible to provide an excellent semiconductor device and a method for manufacturing the same without a decrease in yield or reliability.
(作用)
上記の半導体装置及びその製造方法においてはA、Q配
線表面にポリシリコン保護膜を形成しているため、第1
のA、lit配線上に形成された絶縁膜こ、配線間電極
取り出し口を開孔する際、この配線間電極取り出し口の
内壁に生成物が形成されることがなく、第2の配線用1
膜のカバレッジが改近される。(Function) In the above semiconductor device and its manufacturing method, since a polysilicon protective film is formed on the surfaces of the A and Q wirings, the first
A, when the insulating film formed on the lit wiring is opened, no product is formed on the inner wall of the inter-wiring electrode extraction opening, and the second wiring 1
Membrane coverage has been updated.
また、AJ配線パターニングを行う工程あるいはその後
の水洗処理において、AN配線が露出していないため1
1配線の腐食を抑止することができる。In addition, because the AN wiring is not exposed during the AJ wiring patterning process or the subsequent water washing process, 1
Corrosion of one wiring can be suppressed.
上記の結果、金属配線の断線あるいは金属配線間の接触
不良を防ぐことができる。As a result of the above, disconnection of metal wiring or poor contact between metal wiring can be prevented.
(実施例)
以下、第1図(a)〜(i)を参照して本発明の一実施
例を詳細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to FIGS. 1(a) to (i).
まず、同図(a)に示すように、素子領域が形成された
半導体基板ll上に、拡散層電極取り出し口を開孔した
絶縁膜12をCVD法により形成する。次に、同図(b
)に示すように、スパッタ法を用いて半導体基板11と
絶縁膜12の上に、第1のAl膜13を堆積させる。次
に、同図(C)に示すように、第1のA重膜13の上に
第1のポリシリコン保護膜14を低温の常圧CVD法に
より堆積させる。更にフォトレジストを塗布し、通常の
フォトリソグラフィー工程で第1のポリシリコン保護膜
14と第1のA、17膜13とをパターニングし、フォ
トレジストを剥離する。更に、付着した不純物を取り除
くため真空中で熱処理を行う。次に、同図(d)に示す
ように、半導体基板11と第1のポリシリコン保護膜1
4の上に、低温の常圧CVD法により第2のポリシリコ
ン保護膜15を堆積させる。First, as shown in FIG. 4A, an insulating film 12 having an opening for taking out a diffusion layer electrode is formed by CVD on a semiconductor substrate 11 on which an element region is formed. Next, the same figure (b
), a first Al film 13 is deposited on the semiconductor substrate 11 and the insulating film 12 using a sputtering method. Next, as shown in FIG. 2C, a first polysilicon protective film 14 is deposited on the first A heavy film 13 by low-temperature atmospheric pressure CVD. Further, a photoresist is applied, the first polysilicon protective film 14 and the first A, 17 film 13 are patterned by a normal photolithography process, and the photoresist is peeled off. Furthermore, heat treatment is performed in a vacuum to remove attached impurities. Next, as shown in FIG. 2D, the semiconductor substrate 11 and the first polysilicon protective film 1 are
A second polysilicon protective film 15 is deposited on the second polysilicon protective film 15 by a low temperature atmospheric pressure CVD method.
次に、同図(e)に示すように、第2のポリシリコン保
護膜15の全面をリアクティブイオンエツチングするこ
とにより、第2のポリシリコン保護膜15を第1のAg
膜13の側壁に残す。これは、パタニングされたAg配
線の側面を保護するためである。次に、全面にレジスト
を塗布し、通常のフォトリソグラフィー工程で、絶縁膜
12上にのみレジスト膜を形成する。更に、このレジス
ト膜を利用して、配線間電極導通のために、第1のポリ
シリコン保護膜14と第2のポリシリコン保護膜15と
にボロンをイオン注入する。次に、同図(f)に示すよ
うに、第1のポリシリコン保護膜14と第2のポリシリ
コン保護膜15の上にプラズマCVD法により層間絶縁
膜1Bを堆積させ、更にフォトリソグラフィー工程を用
いて配線間電極取り出し口を開孔する。次に、同図(g
)に示すように、スパッタ法を用いて全面に第2のAI
膜17を堆積させ、更にこの上に第3のポリシリコン保
護膜18を堆積した後、これらをフォトリソグラフィー
工程を用いてパターニングする。次に、同図(h)に示
すように、不純物除去のための熱処理を行った後、第3
のポリシリコン保護膜18と層間絶縁膜teの上に第4
のポリシリコン保護膜19を堆積させ、この第4のポリ
シリコン保護膜19が第1のAl膜配線17の側壁に残
るようにエツチングし、パターニングする。最後に、同
図(i)に示すように、常圧CVD法により全面に、絶
縁膜20を堆積させる。Next, as shown in FIG. 3(e), by reactive ion etching the entire surface of the second polysilicon protective film 15, the second polysilicon protective film 15 is etched with the first Ag.
It remains on the side wall of the membrane 13. This is to protect the side surfaces of the patterned Ag wiring. Next, a resist is applied to the entire surface, and a resist film is formed only on the insulating film 12 by a normal photolithography process. Further, using this resist film, boron ions are implanted into the first polysilicon protective film 14 and the second polysilicon protective film 15 in order to conduct the electrodes between the wirings. Next, as shown in FIG. 3(f), an interlayer insulating film 1B is deposited on the first polysilicon protective film 14 and the second polysilicon protective film 15 by plasma CVD, and a photolithography process is further performed. Use this to open a hole for taking out the electrode between the wires. Next, the same figure (g
), the second AI is applied to the entire surface using a sputtering method.
After depositing film 17 and further depositing third polysilicon protective film 18 thereon, these are patterned using a photolithography process. Next, as shown in the same figure (h), after performing heat treatment to remove impurities, the third
A fourth layer is formed on the polysilicon protective film 18 and the interlayer insulating film te.
A fourth polysilicon protective film 19 is deposited, and etched and patterned so that this fourth polysilicon protective film 19 remains on the side walls of the first Al film wiring 17. Finally, as shown in FIG. 3(i), an insulating film 20 is deposited over the entire surface by atmospheric pressure CVD.
[発明の効果]
以上、説明したように本発明の半導体装置及びその製造
方法によれば、次のような効果を奏する。[Effects of the Invention] As described above, according to the semiconductor device and the manufacturing method thereof of the present invention, the following effects are achieved.
AM配線表面にポリシリコン保護膜を形成しているため
、第1のAll配線上に形成された絶縁膜に、配線間電
極取り出し口を開孔する際、このに線間電極取り出し口
の内壁に生成物が形成されることがないので、第2の配
線用Ag膜のカバレッジが改善される。また、Afi配
線パターニングあるいはその後の水洗工程において、A
j7配線が露出していないためAl配線の腐食を防ぐこ
とができる。これらの結果、多層の金属配線構造の半導
体装置及びその製造方法において、金属配線の断線ある
いは金属配線間の接触不良を防ぐことができるので、歩
留りの低下、信頼性の低下のない優れた半導体装置及び
その製造方法を提供することができる。Since a polysilicon protective film is formed on the surface of the AM wiring, when opening a hole for taking out an electrode between lines in the insulating film formed on the first All wiring, the inner wall of the hole for taking out an electrode between lines is formed in this hole. Since no products are formed, the coverage of the second wiring Ag film is improved. In addition, in Afi wiring patterning or the subsequent water washing process,
Since the j7 wiring is not exposed, corrosion of the Al wiring can be prevented. As a result, in a semiconductor device with a multilayer metal wiring structure and its manufacturing method, it is possible to prevent disconnection of metal wiring or poor contact between metal wiring, resulting in an excellent semiconductor device without a decrease in yield or reliability. and a manufacturing method thereof can be provided.
第1図は、本発明の一実施例に係わる半導体装置及びそ
の製造方法を説明するための断面図、第2図は、従来の
技術による半導体装置及びその製造方法を説明するため
の断面図である。
11・・・半導体基板、12・・・絶縁膜、13・・・
第1のAg膜、14・・・第1のポリシリコン保護膜、
15・・・第2のポリシリコン保護膜、1B・・・層間
絶縁膜、 17・・・第2のA、9膜、18・・・第3
のポリシリコン保護膜、19・・・第4のポリシリコン
保護膜、20・・・絶縁膜。FIG. 1 is a cross-sectional view for explaining a semiconductor device and its manufacturing method according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view for explaining a conventional semiconductor device and its manufacturing method. be. 11... Semiconductor substrate, 12... Insulating film, 13...
first Ag film, 14... first polysilicon protective film,
15... Second polysilicon protective film, 1B... Interlayer insulating film, 17... Second A, 9 film, 18... Third
polysilicon protective film, 19... fourth polysilicon protective film, 20... insulating film.
Claims (2)
電膜の表面に形成されたポリシリコン保護膜を具備する
ことを特徴とする半導体装置。(1) A semiconductor device having a multilayer wiring structure of two or more layers, and comprising a polysilicon protective film formed on the surface of a conductive film for wiring.
造方法であって、配線用導電膜を形成する工程と、この
配線用導電膜の上にポリシリコン保護膜を形成する工程
と、前記配線用導電膜と前記ポリシリコン保護膜とをパ
ターニングする工程と、前記ポリシリコン保護膜に不純
物を注入する工程とを具備することを特徴とする半導体
装置の製造方法。(2) A method for manufacturing a semiconductor device having a multilayer wiring structure of two or more layers, which includes the steps of forming a conductive film for wiring, forming a polysilicon protective film on the conductive film for wiring, and A method for manufacturing a semiconductor device, comprising the steps of patterning a conductive film for wiring and the polysilicon protective film, and implanting impurities into the polysilicon protective film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32151589A JPH03184344A (en) | 1989-12-13 | 1989-12-13 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32151589A JPH03184344A (en) | 1989-12-13 | 1989-12-13 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184344A true JPH03184344A (en) | 1991-08-12 |
Family
ID=18133431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32151589A Pending JPH03184344A (en) | 1989-12-13 | 1989-12-13 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184344A (en) |
-
1989
- 1989-12-13 JP JP32151589A patent/JPH03184344A/en active Pending
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