JPH03184372A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03184372A JPH03184372A JP1321559A JP32155989A JPH03184372A JP H03184372 A JPH03184372 A JP H03184372A JP 1321559 A JP1321559 A JP 1321559A JP 32155989 A JP32155989 A JP 32155989A JP H03184372 A JPH03184372 A JP H03184372A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 239000012298 atmosphere Substances 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims 4
- 235000015067 sauces Nutrition 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 23
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特にＣＭＯＳデバイスを含む
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
近年、ＣＭＯＳデバイスの高性能化並びに高集積化のた
めの微細化に伴い、短チヤネル効果とホットキャリヤ効
果が問題となっている。短チヤネル効果は、ソース・ド
レイン領域に拡散係数の大きなボロンを使うことと、ゲ
ート電極に一般的なｎ型高濃度ポリシリコンを用いた場
合、通常埋込チャネル型となることから、ＰチャネルＭ
ＯＳＦＥＴにおいて問題となっており、一方ホットキャ
リャ効果は、キャリヤが散乱を受は難いことからＮチャ
ネルＭＯＳＦＥＴにおいて、特に深刻な問題である。
めの微細化に伴い、短チヤネル効果とホットキャリヤ効
果が問題となっている。短チヤネル効果は、ソース・ド
レイン領域に拡散係数の大きなボロンを使うことと、ゲ
ート電極に一般的なｎ型高濃度ポリシリコンを用いた場
合、通常埋込チャネル型となることから、ＰチャネルＭ
ＯＳＦＥＴにおいて問題となっており、一方ホットキャ
リャ効果は、キャリヤが散乱を受は難いことからＮチャ
ネルＭＯＳＦＥＴにおいて、特に深刻な問題である。
この短チヤネル効果及びホットキャリヤ効果に対する対
策としてＬ Ｄ Ｄ （Ｉｊ４ｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ−ｓｏｕｒｃｅ）構造が知られ、広く実用化
されている。
策としてＬ Ｄ Ｄ （Ｉｊ４ｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ−ｓｏｕｒｃｅ）構造が知られ、広く実用化
されている。
次にこのＬＤＤ構造を有するＣＭＯＳデバイスの製造工
程を、第２図へ〜［Ｆ］に基づいて説明する。
程を、第２図へ〜［Ｆ］に基づいて説明する。
まず第２図（８）に示すように、半導体基板１０１にＰ
チャネルＭＯＳＦＥＴを形成するｎウェル１０２と、Ｎ
チャネルＭＯＳＦＥＴを形成するｐウェル１０３を形成
し、次いでフィールド酸化膜１０４及びゲート酸化膜１
０５を形成して、ｎ型ポリシリコンよりなるゲート電極
１０６を選択的に形成する。
チャネルＭＯＳＦＥＴを形成するｎウェル１０２と、Ｎ
チャネルＭＯＳＦＥＴを形成するｐウェル１０３を形成
し、次いでフィールド酸化膜１０４及びゲート酸化膜１
０５を形成して、ｎ型ポリシリコンよりなるゲート電極
１０６を選択的に形成する。
次に第２図（Ｂｌに示すように、Ｐウェル１０３８Ｎ域
をレジストパターン１０７でマスクし、ｎウェル１０２
領域にゲート電極１０６をマスクとしてボロンを２×１
０１ｓｃＩＩ−富程度イオン注入し、Ｐ全低濃度層１０
８を形成する０次いで第２図（Ｏに示すように、ｎウェ
ル１０２８！域をレジストパターン１０９でマスクし、
ｐウェル１０３８１域にゲート電極１０６をマスクとし
てりんを２Ｘ１０”ｃｍ−”程度イオン注入し、ｎ型低
濃度層１１０を形成する。
をレジストパターン１０７でマスクし、ｎウェル１０２
領域にゲート電極１０６をマスクとしてボロンを２×１
０１ｓｃＩＩ−富程度イオン注入し、Ｐ全低濃度層１０
８を形成する０次いで第２図（Ｏに示すように、ｎウェ
ル１０２８！域をレジストパターン１０９でマスクし、
ｐウェル１０３８１域にゲート電極１０６をマスクとし
てりんを２Ｘ１０”ｃｍ−”程度イオン注入し、ｎ型低
濃度層１１０を形成する。
次に第２図の）に示すように、ゲート電極１０６の側部
にシリコン酸化膜よりなる側壁１１１を形成し、次いで
ｐウェル１０３領域をレジストパターン１１２でマスク
して、ｎウェル１０２ ｓＩ域にゲート電極１０６及び
側壁１１１をマスクとしてボロンを２×ｌＯ”Ｃ１１−
”程度イオン注入し、ｐ壁高濃度層１１３を形成する。
にシリコン酸化膜よりなる側壁１１１を形成し、次いで
ｐウェル１０３領域をレジストパターン１１２でマスク
して、ｎウェル１０２ ｓＩ域にゲート電極１０６及び
側壁１１１をマスクとしてボロンを２×ｌＯ”Ｃ１１−
”程度イオン注入し、ｐ壁高濃度層１１３を形成する。
次いで第２図［Ｆ］に示すように、ｎウェル１０２８Ｎ
域をレジストパターン１１４でマスクして、ｐウェル１
０３ｅＮ域にゲート電極１０６及び側壁１１１をマスク
としてひ素を５Ｘ１０ＩＳＣ１１−”程度イオン注入し
てｎ型高濃度層１１５を形成し、熱処理によって、これ
らのＰ型高濃度層１１３及びｎ型高濃度層１１５を活性
化する０次いで図示しない通常の眉間絶縁膜と配線層の
形成工程を経て半導体装置を完成させる。
域をレジストパターン１１４でマスクして、ｐウェル１
０３ｅＮ域にゲート電極１０６及び側壁１１１をマスク
としてひ素を５Ｘ１０ＩＳＣ１１−”程度イオン注入し
てｎ型高濃度層１１５を形成し、熱処理によって、これ
らのＰ型高濃度層１１３及びｎ型高濃度層１１５を活性
化する０次いで図示しない通常の眉間絶縁膜と配線層の
形成工程を経て半導体装置を完成させる。
このように構成したＬＤＤ構造をもつＣＭＯＳデバイス
においては、ｐ型低濃度層１０８はイオン注入量が小さ
いために、接合深さを比較的浅くすることが可能となり
、ＰチャネルＭＯＳＦＥＴの短チヤネル効果を抑制する
ことができる。またＮチャネルＭＯＳＦＥＴにおいても
、ｎ型低濃度層１１０によってドレイン近傍の電界が緩
和されるため、ホットキャリヤ効果が抑制される。
においては、ｐ型低濃度層１０８はイオン注入量が小さ
いために、接合深さを比較的浅くすることが可能となり
、ＰチャネルＭＯＳＦＥＴの短チヤネル効果を抑制する
ことができる。またＮチャネルＭＯＳＦＥＴにおいても
、ｎ型低濃度層１１０によってドレイン近傍の電界が緩
和されるため、ホットキャリヤ効果が抑制される。
しかしながら、上記第２図（４）〜■に示した工程によ
って形成したＣＭＯＳデバイスのＮチャネルＭＯＳＦＥ
Ｔにおいては、ｎ型低濃度層１１０によってドレイン・
ウェル間の空乏層がドレイン側に伸びるために、ドレイ
ン電界が緩和されてホットキャリヤの発生が減少される
が、この空乏層の一部がゲート電極１０６の側壁１１１
の下部に到達するため、この部分に著しいホットエレク
トロンの注入が起こり、ここにトラップされた負の電荷
によって、ｎ型低濃度層１１０の導電度が変化して、Ｌ
ＤＤ構造特有のホットキャリヤ効果による特性変動を発
生させる。
って形成したＣＭＯＳデバイスのＮチャネルＭＯＳＦＥ
Ｔにおいては、ｎ型低濃度層１１０によってドレイン・
ウェル間の空乏層がドレイン側に伸びるために、ドレイ
ン電界が緩和されてホットキャリヤの発生が減少される
が、この空乏層の一部がゲート電極１０６の側壁１１１
の下部に到達するため、この部分に著しいホットエレク
トロンの注入が起こり、ここにトラップされた負の電荷
によって、ｎ型低濃度層１１０の導電度が変化して、Ｌ
ＤＤ構造特有のホットキャリヤ効果による特性変動を発
生させる。
この問題は、ソース・ドレイン領域形成の熟工程を高温
化して、ｎ型低濃度層１１０とゲート電極１０６とのオ
ーバラップを増やして、ドレイン・ウェル間の空乏層が
ゲート電極１０６の側壁１１１の下部まで到達しないよ
うにすれば回避できる。しかしながらこの場合、ｐ型低
濃度層１０８の接合深さが大きくなり、短チヤネル効果
を起こし易くなるので、これを防止するためにはｐ型低
濃度層１０８のイオン注入量を更に小さくしなければな
らない。
化して、ｎ型低濃度層１１０とゲート電極１０６とのオ
ーバラップを増やして、ドレイン・ウェル間の空乏層が
ゲート電極１０６の側壁１１１の下部まで到達しないよ
うにすれば回避できる。しかしながらこの場合、ｐ型低
濃度層１０８の接合深さが大きくなり、短チヤネル効果
を起こし易くなるので、これを防止するためにはｐ型低
濃度層１０８のイオン注入量を更に小さくしなければな
らない。
したがって、これによりｐ型低濃度層１０日の寄生抵抗
が大きくなり、ＰチャネルＭＯＳＦＥＴの性能を低下さ
せてしまうという問題点がある。
が大きくなり、ＰチャネルＭＯＳＦＥＴの性能を低下さ
せてしまうという問題点がある。
本発明は、従来のＬＤＤ構造を有するＣＭＯＳデバイス
を含む半導体装Ｉの上記問題点を解決するためなされた
もので、ＰチャネルＭＯＳＦＥＴの性能を低下させるこ
となく、ＮチャネルＭＯＳＦＥＴにおけるＬＤＤ構造特
有のホットキャリヤ効果による特性変動の小さいＬＤＤ
構造を有するＣＭＯＳデバイスを含む半導体装置の製造
方法を提供することを目的とする。
を含む半導体装Ｉの上記問題点を解決するためなされた
もので、ＰチャネルＭＯＳＦＥＴの性能を低下させるこ
となく、ＮチャネルＭＯＳＦＥＴにおけるＬＤＤ構造特
有のホットキャリヤ効果による特性変動の小さいＬＤＤ
構造を有するＣＭＯＳデバイスを含む半導体装置の製造
方法を提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、半導体基板に設けたｎウェルに
ＰチャネルＭＯＳＦＥＴを形成し、ＰウェルにＮチャネ
ルＭＯＳ Ｆ ＥＴを形成するＣＭＯＳデバイスを含む
半導体装置の製造方法を、ゲート酸化膜上に選択的に形
成されたゲート電極をマスクとして前記Ｐウェルにｎ型
不純物を注入してＮチャネルＭＯＳ Ｆ ＥＴの低濃度
ソース・ドレイン領域を形成する工程と、９００℃以上
の温度で熱処理した後に、ゲート電極をマスクとして前
記ｎウェルにＰ型不純物を注入してＰチャネルＭＯＳＦ
ＥＴの低濃度ソース・ドレイン領域を形成する工程と、
前記各ゲート電極に側壁を形成したのち、該側壁とゲー
ト電極をマスクとして、前記ｎウェルにＰチャネルＭＯ
Ｓ Ｆ ＥＴの高濃度ソース・ドレイン領域を、前記ｎ
ウェルにＮチャネルＭＯＳＦＥＴのの高濃度ソース・ド
レイン領域をそれぞれ形成する工程とで構成するもので
ある。
決するため、本発明は、半導体基板に設けたｎウェルに
ＰチャネルＭＯＳＦＥＴを形成し、ＰウェルにＮチャネ
ルＭＯＳ Ｆ ＥＴを形成するＣＭＯＳデバイスを含む
半導体装置の製造方法を、ゲート酸化膜上に選択的に形
成されたゲート電極をマスクとして前記Ｐウェルにｎ型
不純物を注入してＮチャネルＭＯＳ Ｆ ＥＴの低濃度
ソース・ドレイン領域を形成する工程と、９００℃以上
の温度で熱処理した後に、ゲート電極をマスクとして前
記ｎウェルにＰ型不純物を注入してＰチャネルＭＯＳＦ
ＥＴの低濃度ソース・ドレイン領域を形成する工程と、
前記各ゲート電極に側壁を形成したのち、該側壁とゲー
ト電極をマスクとして、前記ｎウェルにＰチャネルＭＯ
Ｓ Ｆ ＥＴの高濃度ソース・ドレイン領域を、前記ｎ
ウェルにＮチャネルＭＯＳＦＥＴのの高濃度ソース・ド
レイン領域をそれぞれ形成する工程とで構成するもので
ある。
このように、ＮチャネルＭＯＳＦＥＴの低濃度ソース・
ドレイン領域を形成する工程後で、ＰチャネルＭＯＳＦ
ＥＴの低濃度ソース・ドレイン領域を形成工程前に、熱
処理を加えることによって、ＰチャネルＭＯＳＦＥＴの
低濃度ソース・ドレイン領域の接合深さを必要以上に深
くすることなく、ＮチャネルＭＯＳＦＥＴの低濃度ソー
ス・ドレイン領域とゲート電極のオーバラップを大とす
ることが可能となる。これによりＰチャネルＭＯＳＦＥ
Ｔの性能を低下させることなく、ＮチャネルＭＯＳＦＥ
ＴにおけるＬＤＤ構造特有のホットキャリヤ注入による
特性変動の少ないＣＭＯＳデバイスを含む半導体装置を
実現することができる。
ドレイン領域を形成する工程後で、ＰチャネルＭＯＳＦ
ＥＴの低濃度ソース・ドレイン領域を形成工程前に、熱
処理を加えることによって、ＰチャネルＭＯＳＦＥＴの
低濃度ソース・ドレイン領域の接合深さを必要以上に深
くすることなく、ＮチャネルＭＯＳＦＥＴの低濃度ソー
ス・ドレイン領域とゲート電極のオーバラップを大とす
ることが可能となる。これによりＰチャネルＭＯＳＦＥ
Ｔの性能を低下させることなく、ＮチャネルＭＯＳＦＥ
ＴにおけるＬＤＤ構造特有のホットキャリヤ注入による
特性変動の少ないＣＭＯＳデバイスを含む半導体装置を
実現することができる。
次に実施例について説明する。第１図（ハ）〜（５）は
、本発明に係る半導体装置の製造方法の一実施例を示す
製造工程図である。まず第１図（８）に示すように、半
導体基板１にＰチャネルＭＯＳＦＥＴを形成するｎウェ
ル２とＮチャネルＭＯＳ Ｆ ＥＴを形成するｎウェル
３を形成し、次いでフィールド酸化膜４及びゲート酸化
膜５を形成したのち、ｎ型高濃度ポリシリコンからなる
ゲート電極６を選択的に形成する。
、本発明に係る半導体装置の製造方法の一実施例を示す
製造工程図である。まず第１図（８）に示すように、半
導体基板１にＰチャネルＭＯＳＦＥＴを形成するｎウェ
ル２とＮチャネルＭＯＳ Ｆ ＥＴを形成するｎウェル
３を形成し、次いでフィールド酸化膜４及びゲート酸化
膜５を形成したのち、ｎ型高濃度ポリシリコンからなる
ゲート電極６を選択的に形成する。
次に第１図田）に示すように、ｎウェル２Ｎ域をレジス
トパターン７でマスクし、ｎウェル３領域にゲート電極
６をマスクとしてりんを２Ｘ１０”ｃｍ−”程度イオン
注入し、低濃度ソース・ドレイン領域を構成するｎ型低
濃度層８を形成する。次いで第１図（Ｃ１に示すように
、レジストパターン７を除去して、イオン注入したりん
を十分に活性化するため９００℃以上の高温で熱処理を
行い、ｎ型低濃度層８をやや深く拡散させる。この際、
横方向拡散によってｎ型低濃度層８はゲート電極６の下
部に比較的大きくオーバラップする。
トパターン７でマスクし、ｎウェル３領域にゲート電極
６をマスクとしてりんを２Ｘ１０”ｃｍ−”程度イオン
注入し、低濃度ソース・ドレイン領域を構成するｎ型低
濃度層８を形成する。次いで第１図（Ｃ１に示すように
、レジストパターン７を除去して、イオン注入したりん
を十分に活性化するため９００℃以上の高温で熱処理を
行い、ｎ型低濃度層８をやや深く拡散させる。この際、
横方向拡散によってｎ型低濃度層８はゲート電極６の下
部に比較的大きくオーバラップする。
この高温の熱処理によって、ＮチャネルＭＯＳＦＥＴは
短チヤネル効果を起こし易くなるが、ゲート電極６に一
般的なｎ型高濃度ポリシリコンを用いた場合、通常Ｎチ
ャネルＭＯＳＦＥＴは表面チャネル型となるので、埋込
チャネル型のＰチャネルＭＯＳＦＥＴと比較すると、ソ
ース・ドレイン領域が同じ接合深さであっても短チヤネ
ル効果はそれ程顕著にならない。
短チヤネル効果を起こし易くなるが、ゲート電極６に一
般的なｎ型高濃度ポリシリコンを用いた場合、通常Ｎチ
ャネルＭＯＳＦＥＴは表面チャネル型となるので、埋込
チャネル型のＰチャネルＭＯＳＦＥＴと比較すると、ソ
ース・ドレイン領域が同じ接合深さであっても短チヤネ
ル効果はそれ程顕著にならない。
またこの熱処理工程において、少なくともその工程の一
部を酸化性雰囲気で行うと、すなわち例えば９５０℃の
窒素雰囲気で熱処理したのち続けて酸化処理を行うと、
ゲート電極端部からの酸化種の侵入によって、電界の集
中し易いゲート電極端部におけるゲート酸化膜の膜厚が
増大するので、特に望ましい。またこの酸化性雰囲気で
の熱処理は、ゲート電極側部にも酸化膜を形成し、この
酸化膜は、後でＰチャネルＭＯＳＦＥＴの低濃度ソース
・ドレイン領域を構成するｎ型低濃度層を形成するため
のイオン注入を行う際のオフセットとなるので、その酸
化膜の分だけ実効チャネル長が大きくなり、短チヤネル
効果を抑制する効果も有する。
部を酸化性雰囲気で行うと、すなわち例えば９５０℃の
窒素雰囲気で熱処理したのち続けて酸化処理を行うと、
ゲート電極端部からの酸化種の侵入によって、電界の集
中し易いゲート電極端部におけるゲート酸化膜の膜厚が
増大するので、特に望ましい。またこの酸化性雰囲気で
の熱処理は、ゲート電極側部にも酸化膜を形成し、この
酸化膜は、後でＰチャネルＭＯＳＦＥＴの低濃度ソース
・ドレイン領域を構成するｎ型低濃度層を形成するため
のイオン注入を行う際のオフセットとなるので、その酸
化膜の分だけ実効チャネル長が大きくなり、短チヤネル
効果を抑制する効果も有する。
またこの熱処理の温度及び時間については、Ｐチャネル
ＭＯＳＦＥＴの低濃度ソース・ドレイン領域を構成する
Ｐ型低濃度層を形成するイオン注入前であるので、Ｎチ
ャネルＭＯＳＦＥＴの短チヤネル効果が顕著とならない
範囲で、比較的高温・長時間の条件を設定することがで
きる。
ＭＯＳＦＥＴの低濃度ソース・ドレイン領域を構成する
Ｐ型低濃度層を形成するイオン注入前であるので、Ｎチ
ャネルＭＯＳＦＥＴの短チヤネル効果が顕著とならない
範囲で、比較的高温・長時間の条件を設定することがで
きる。
以上の熱処理工程後は、第１図（Ｄ）に示すように、ｐ
ウェル３ Ｓｉ域をレジストパターン９でマスクし、ｎ
ウェル２Ｓ！域にゲート電極６をマスクとしてボロンを
２Ｘ１０”Ｃ１ｍ−”程度イオン注入し、低濃度ソース
・ドレイン領域を構成するＰ型低濃度層１０を形成する
。この低濃度層１０のイオン注入量はドレイン電界を緩
和するために、かなり低い濃度にする必要があるＮチャ
ネルＭＯＳＦＥＴの場合と異なり、ＰチャネルＭＯＳＦ
ＥＴの場合は、短チヤネル効果が顕著とならない範囲で
比較的高く設定するのが好ましい。
ウェル３ Ｓｉ域をレジストパターン９でマスクし、ｎ
ウェル２Ｓ！域にゲート電極６をマスクとしてボロンを
２Ｘ１０”Ｃ１ｍ−”程度イオン注入し、低濃度ソース
・ドレイン領域を構成するＰ型低濃度層１０を形成する
。この低濃度層１０のイオン注入量はドレイン電界を緩
和するために、かなり低い濃度にする必要があるＮチャ
ネルＭＯＳＦＥＴの場合と異なり、ＰチャネルＭＯＳＦ
ＥＴの場合は、短チヤネル効果が顕著とならない範囲で
比較的高く設定するのが好ましい。
次に第１図［Ｆ］に示すように、ゲート電極６の側部に
、公知の通常技術によってシリコン酸化膜よりなる側壁
１１を形成したのち、ｐウェル３領域をレジストパター
ン１２でマスクして、ｎウェル２ｉ域にゲート電極６と
その側壁１１をマスクとしてボロンを２ｘ１０’５ｃｍ
−１程度イオン注入して、高濃度ソース・ドレイン領域
を構成するｐ型高濃度層１３を形成する０次いで第１図
（５）に示すように、ｎウェル２領域をレジストパター
ン１４でマスクして、ｐウェル３ｓＪＩ域にゲート電極
６とその側壁１１をマスクとしてひ素を５ ＸＩＯ”Ｃ
１１−”程度イオン注入して、・高濃度ソース・ドレイ
ン領域を構成するｎ型高濃度層１５を形成する。
、公知の通常技術によってシリコン酸化膜よりなる側壁
１１を形成したのち、ｐウェル３領域をレジストパター
ン１２でマスクして、ｎウェル２ｉ域にゲート電極６と
その側壁１１をマスクとしてボロンを２ｘ１０’５ｃｍ
−１程度イオン注入して、高濃度ソース・ドレイン領域
を構成するｐ型高濃度層１３を形成する０次いで第１図
（５）に示すように、ｎウェル２領域をレジストパター
ン１４でマスクして、ｐウェル３ｓＪＩ域にゲート電極
６とその側壁１１をマスクとしてひ素を５ ＸＩＯ”Ｃ
１１−”程度イオン注入して、・高濃度ソース・ドレイ
ン領域を構成するｎ型高濃度層１５を形成する。
その後、レジストパターン１４を除去して注入された不
純物の活性化のための熱処理を行う。そして通常の眉間
絶縁膜と配線層の形成工程を経て、半導体装置が完成す
る。
純物の活性化のための熱処理を行う。そして通常の眉間
絶縁膜と配線層の形成工程を経て、半導体装置が完成す
る。
上記不純物活性化のための熱処理における温度は、不純
物の活性化が可能な範囲で比較的低くすることができる
。なおこの熱処理温度は、Ｐ型低濃度層１０の形成前に
行われる熱処理温度より低く設定される。
物の活性化が可能な範囲で比較的低くすることができる
。なおこの熱処理温度は、Ｐ型低濃度層１０の形成前に
行われる熱処理温度より低く設定される。
これによりｎ型低濃度層１０のイオン注入量を比較的大
きくしても、接合深さは浅くなり短チヤネル効果はそれ
程顕著とならず、寄生抵抗の小さい高性能のＰチャネル
ＭＯＳＦＥＴが得られる。またｎ型低濃度層８はｎ型低
濃度層１０の形成前の高温の熱処理によりゲート電極６
と十分にオーバラップしているので、ゲート電極側壁１
１へのホットエレクトロンの注入も抑制され、ＬＤＤ構
造特有のホットキャリヤ注入による特性変動の少ない、
信頼性の高いＮチャネルＭＯＳＦＥＴが得られる。
きくしても、接合深さは浅くなり短チヤネル効果はそれ
程顕著とならず、寄生抵抗の小さい高性能のＰチャネル
ＭＯＳＦＥＴが得られる。またｎ型低濃度層８はｎ型低
濃度層１０の形成前の高温の熱処理によりゲート電極６
と十分にオーバラップしているので、ゲート電極側壁１
１へのホットエレクトロンの注入も抑制され、ＬＤＤ構
造特有のホットキャリヤ注入による特性変動の少ない、
信頼性の高いＮチャネルＭＯＳＦＥＴが得られる。
以上実施例に基づいて説明したように、本発明によれば
、ＮチャネルＭＯＳＦＥＴの低濃度ソース・ドレイン領
域の形成後、ＰチャネルＭＯＳＦＥＴの低濃度ソース・
ドレイン領域の形成前に、熱処理工程を加えることによ
り、゛ホットキャリヤ効果に対する信頼性の高いＮチャ
ネルＭＯＳＦＥＴと寄生抵抗の小さい高性能のＰチャネ
ルＭＯＳＦＥＴを有するＣＭＯＳデバイスを含む半導体
装置を容易に製造することができる。
、ＮチャネルＭＯＳＦＥＴの低濃度ソース・ドレイン領
域の形成後、ＰチャネルＭＯＳＦＥＴの低濃度ソース・
ドレイン領域の形成前に、熱処理工程を加えることによ
り、゛ホットキャリヤ効果に対する信頼性の高いＮチャ
ネルＭＯＳＦＥＴと寄生抵抗の小さい高性能のＰチャネ
ルＭＯＳＦＥＴを有するＣＭＯＳデバイスを含む半導体
装置を容易に製造することができる。
第１図へ〜口は、本発明に係る半導体装置の製造方法の
一実施例を示す製造工程図、第２図（８）〜０は、従来
のＬＤＤ構造を有するＣＭＯＳデバイスを含む半導体装
置の製造方法を示す製造工程図である。 図において、１は半導体基板、２はｎウェル、３はｐウ
ェル、４はフィールド酸化膜、５はゲート酸化膜、６は
ゲート電極、７． ９．１２．１４はレジストパターン
、８はｎ型低濃度層、１０はｎ型低濃度層、１１は側壁
、１３はｐ型高濃度層、１５はｎ型高濃度層を示す。 第１図 １：半導体基板 ２：ｎウェル ３：Ｐウェル ４：フィールド酸化膜 ５：ケ５ト欲化膜 ６：ケート電極 ７：レジストパターン ８：ｎ型低濃度層 第１図 （Ｆ） ９ニレジストＡ’ターン １０：Ｐ型低濃度層 １１：ケ５ト１４８ｆ側壁 １２ニレジストパターン １３ ： Ｐ ＦＪＨａｊｌ！度層 １４ニレジストパターン １５：ｎ空高濃度層 第２図 （Ｂ） １０１：半導体基板 １０２：ｎウェル １０３：Ｐウェル １０４：フィールド襞化膜 １０５：ケニト駿化膜 １０６：ゲートＩ！橿 １０７：レジストパターン １０８ ： Ｐ型低濃度層 １０９：レジストパターン １１０：ｎ型低濃度層 第２図 １１１：ケート電柵側壁 １１２ニレジストパターン １１３：Ｐ空高濃度層 １１４：レシ゛ストノ臼−ン １１５：ｎ型高濃度層
一実施例を示す製造工程図、第２図（８）〜０は、従来
のＬＤＤ構造を有するＣＭＯＳデバイスを含む半導体装
置の製造方法を示す製造工程図である。 図において、１は半導体基板、２はｎウェル、３はｐウ
ェル、４はフィールド酸化膜、５はゲート酸化膜、６は
ゲート電極、７． ９．１２．１４はレジストパターン
、８はｎ型低濃度層、１０はｎ型低濃度層、１１は側壁
、１３はｐ型高濃度層、１５はｎ型高濃度層を示す。 第１図 １：半導体基板 ２：ｎウェル ３：Ｐウェル ４：フィールド酸化膜 ５：ケ５ト欲化膜 ６：ケート電極 ７：レジストパターン ８：ｎ型低濃度層 第１図 （Ｆ） ９ニレジストＡ’ターン １０：Ｐ型低濃度層 １１：ケ５ト１４８ｆ側壁 １２ニレジストパターン １３ ： Ｐ ＦＪＨａｊｌ！度層 １４ニレジストパターン １５：ｎ空高濃度層 第２図 （Ｂ） １０１：半導体基板 １０２：ｎウェル １０３：Ｐウェル １０４：フィールド襞化膜 １０５：ケニト駿化膜 １０６：ゲートＩ！橿 １０７：レジストパターン １０８ ： Ｐ型低濃度層 １０９：レジストパターン １１０：ｎ型低濃度層 第２図 １１１：ケート電柵側壁 １１２ニレジストパターン １１３：Ｐ空高濃度層 １１４：レシ゛ストノ臼−ン １１５：ｎ型高濃度層
Claims (1)
- 【特許請求の範囲】 １、半導体基板に設けたｎウェルにＰチャネルＭＯＳＦ
ＥＴを形成し、ｐウェルにＮチャネルＭＯＳＦＥＴを形
成するＣＭＯＳデバイスを含む半導体装置の製造方法に
おいて、ゲート酸化膜上に選択的に形成されたゲート電
極をマスクとして前記ｐウェルにｎ型不純物を注入して
ＮチャネルＭＯＳＦＥＴの低濃度ソース・ドレイン領域
を形成する工程と、９００℃以上の温度で熱処理した後
に、ゲート電極をマスクとして前記ｎウェルにｐ型不純
物を注入してＰチャネルＭＯＳＦＥＴの低濃度ソース・
ドレイン領域を形成する工程と、前記各ゲート電極に側
壁を形成したのち、該側壁とゲート電極をマスクとして
、前記ｎウェルにＰチャネルＭＯＳＦＥＴの高濃度ソー
ス・ドレイン領域を、前記ｐウェルにＮチャネルＭＯＳ
ＦＥＴのの高濃度ソース・ドレイン領域をそれぞれ形成
する工程とからなることを特徴とする半導体装置の製造
方法。 ２、前記ＰチャネルＭＯＳＦＥＴの低濃度ソース・ドレ
イン領域を形成するｐ型不純物の注入前の熱処理工程は
、少なくともその工程の一部を酸化性雰囲気で行うこと
を特徴とする請求項１記載の半導体装置の製造方法。 ３、前記ＰチャネルＭＯＳＦＥＴの低濃度ソース・ドレ
イン領域を形成するｐ型不純物の注入量を、前記Ｎチャ
ネルＭＯＳＦＥＴの低濃度ソース・ドレイン領域を形成
するｎ型不純物の注入量よりも大とすることを特徴とす
る請求項１又は２記載の半導体装置の製造方法。 ４、前記ＰチャネルＭＯＳＦＥＴの低濃度ソース・ドレ
イン領域を形成するｐ型不純物の注入前の熱処理温度は
、前記ＰチャネルＭＯＳＦＥＴの高濃度ソース・ドレイ
ン領域を形成する不純物注入後及び前記ＮチャネルＭＯ
ＳＦＥＴの高濃度ソース・ドレイン領域を形成する不純
物注入後の熱処理温度よりも高温に設定することを特徴
とする請求項１乃至３のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321559A JPH03184372A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321559A JPH03184372A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184372A true JPH03184372A (ja) | 1991-08-12 |
Family
ID=18133920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321559A Pending JPH03184372A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122649A (ja) * | 1993-10-26 | 1995-05-12 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタの製造方法 |
| KR100338816B1 (ko) * | 1999-12-17 | 2002-05-31 | 박종섭 | Ｓｒａｍ의 ｍｏｓ 트랜지스터 및 박막 트랜지스터의게이트전극 형성방법 |
| WO2016175086A1 (ja) * | 2015-04-28 | 2016-11-03 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-12-13 JP JP1321559A patent/JPH03184372A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122649A (ja) * | 1993-10-26 | 1995-05-12 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタの製造方法 |
| KR100338816B1 (ko) * | 1999-12-17 | 2002-05-31 | 박종섭 | Ｓｒａｍ의 ｍｏｓ 트랜지스터 및 박막 트랜지스터의게이트전극 형성방법 |
| WO2016175086A1 (ja) * | 2015-04-28 | 2016-11-03 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JPWO2016175086A1 (ja) * | 2015-04-28 | 2018-02-01 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US10468533B2 (en) | 2015-04-28 | 2019-11-05 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
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