JPS627701B2

JPS627701B2 -

Info

Publication number: JPS627701B2
Application number: JP51097707A
Authority: JP
Inventors: Yoshio Sakai; Toshiaki Masuhara
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-08-18
Filing date: 1976-08-18
Publication date: 1987-02-18
Also published as: JPS5323577A

Description

【発明の詳細な説明】本発明は高速で高集積化が可能な相補形絶縁ゲ
ート電界効果トランジスタを有する半導体集積回
路とその製造方法に関するものである。

ＮチヤンネルおよびＰチヤンネルの絶縁ゲート
電界効果トランジスタを組合わせた相補形絶縁ゲ
ート電界効果トランジスタ（以下、CMＳトラ
ンジスタと略記する）は、低電力集積回路やリニ
ア回路等に広く用いられている。従来、この装置
は第１図に示されている構造を有していた。即
ち、ｎ形基板１にＰチヤンネルトランジスタが形
成され、Ｎチヤンネルトランジスタは基板１中に
形成されたｐ形領域２に形成され、各トランジス
タの周囲には寄生ＭＳトランジスタを防ぐガー
ドバンド（高濃度ｐ形領域３，４及び高濃度ｎ形
領域５，６）が形成されている。さらにＮチヤン
ネル、Ｐチヤンネルの各トランジスタのチヤンネ
ル長は約５μｍ以上と比較的長いものである。従
つて、上記の従来構造のCMＳトランジスタで
は集積回路を構成した場合に、その集積度が低く
なり、さらに、高速度化も難しい。上記ガードバ
ンドを除去するため、窒化シリコン膜を用いて局
所的に厚い酸化膜を形成する方法（以下、選択酸
化法と略記する）を用い、集積度を向上すること
は既に公知であるが（例えば、「電子材料」1974
年５月、P12〜P15）、さらに高集積化、高速度化
を図るためにはＭＳトランジスタのチヤネル長
を短くすることが必要である。第１図に示されて
いる従来構造のCMＳトランジスタにおいて、
チヤネル長を例えば５μｍ以下と短くした場合に
は、Ｐチヤネルトランジスタは不純物濃度が約
10¹⁵cm^-3と低いｎ形基板１上に形成されているた
め、ドレインからの電界がゲート酸化膜２１下の
チヤネル領域に影響をおよぼし、パンチスル現象
による耐圧低下やドレインからの電界によるしき
い値電圧Vthの低下がおこつてしまい、トランジ
スタとしての動作が著しく損われてしまう。

本発明の目的は、上記従来技術の欠点を改善
し、高速で高集積化が可能な短チヤネルCMＳ
トランジスタを有する半導体集積回路とその製造
方法を提供することである。本発明では、この目
的を達成するために、CMＳトランジスタを構
成しているＮチヤネル及びＰチヤネルトランジス
タのソース及びドレインの両者の周辺及び底面が
ソース、ドレインとは反対導電形でかつ基板より
は高い不純物濃度を有する領域によつて囲まれて
おり、さらに、この高い不純物濃度を有する領域
が厚いフイールド酸化膜成長後に、フイールド酸
化膜の窓から不純物を添加することによつて形成
されることを特徴としている。

さらに、本発明では、半導体集積回路にメモリ
部を設けるに際し、メモリ部のメモリセルも、基
板よりも高い不純物濃度を有する領域によつて囲
まれていることを特徴としている。すなわち、本
発明によればCMOSトランジスタを用いた優れた
半導体メモリ集積回路を実現できる。

以下、本発明を実施例によつて詳しく説明す
る。なお、以下では半導体としてシリコンを用い
たCMＳトランジスタを例にとつて説明する。

第２図は本発明の第１の実施例であり、Ｎチヤ
ネル及びＰチヤネルＭＳトランジスタはいずれ
も基板２２の不純物濃度（例えば10¹⁵cm^-3以下）
よりも高い不純物濃度（例えば10¹⁶cm^-3：なお、
ウエルの不純物濃度は実用上、大略５×10¹⁵〜５
×10¹⁶cm^-3程度の範囲内で素子の特性たとえば、
しきい電圧等によつて設計すれば良い。）を有す
るウエル２３，２４内に形成されている。従つ
て、各トランジスタにおいて、ドレインからの電
界のチヤネル領域に対する影響は小さくなり、各
トランジスタのチヤネル長を５μｍ以下にして
も、パンチスル現象による耐圧低下やしきい値電
圧Vthの低下は起こりにくくなる。さらに、各ト
ランジスタは比較的高い不純物濃度を有するウエ
ル内にあるため、ウエル内の厚いフイールド酸化
膜３４，３５，３６のしきい値電圧も約20V以上
になり、第１図に示す従来構造のようにガードバ
ンドを形成しなくとも、寄生MOSトランジスタ
の発生を防ぐことができる。第２図に示す構造の
場合、基板２２の導電形はその不純物濃度がウエ
ル２３，２４よりも低ければｎ形でもｐ形でもよ
い。Ｎチヤネル、ＰチヤネルMOSトランジスタ
のしきい値電圧は、ゲート酸化膜が1000Å以下に
薄くなつても、ウエルの不純物濃度を高くするこ
とにより容易にエンハンスメント形でその絶対値
を1V程度にすることが可能である。

第３図は本発明の第２の実施例である。第３図
に示すCMＳトランジスタは、不純物濃度が例
えば（２〜３）×10¹⁵cm^-3のｎ形基板に形成され
るものであり、Ｎチヤネルトランジスタは第２図
に示した第１の実施例と同じく、不純物濃度が
10¹⁶cm^-3程度のＰウエル４２内に形成されている
が、Ｐチヤネルでは、ソース、ドレイン４８，４
９が共に基板と同じ導電形で、不純物濃度が10¹⁶
cm^-3程度で基板よりも高いｎ形領域４３，４４で
囲まれている。この構造では、Ｎチヤネルトラン
ジスタは第２図と同じ構造を有するため、チヤネ
ル長を５μｍ以下に短かくできるが、Ｐチヤネル
トランジスタにおいても、ソースとドレインが共
に不純物濃度が10¹⁶cm^-3程度の比較的高い領域に
囲まれているために、ドレインからの電界による
耐圧低下やしきい値電圧の低下は少なくなり、チ
ヤネル長を５μｍ以下にできる。

第４図は本発明の第３の実施例であり、第３図
に示した実施例のＮチヤネルトランジスタとＰチ
ヤネルトランジスタの構造が入れかわつている。
即ち、不純物濃度が例えば10¹⁵cm^-3のＰ形基板８
０を用いて、Ｐチヤネルトランジスタは不純物濃
度が10¹⁶cm^-3程度の比較的高いウエル８３内に形
成され、Ｎチヤネルトランジスタはそのソース、
ドレイン８４，８５が共に不純物濃度が10¹⁶cm^-3
程度の比較的高いｐ形領域８１，８２に囲まれて
いる。このｐ形領域がドレインからの電界をシー
ルドすることによりＮチヤネルのチヤネル長を短
くできる。なお、低濃度ｐ形基板を用いているた
めには、Ｎチヤネルトランジスタの周囲にのみ寄
生MOSトランジスタを防ぐチヤネルストツパー
である高濃度ｐ形領域９３，９４を形成する必要
がある。

以上説明した本発明の実施例に共通しているこ
とは、ＮチヤネルトランジスタとＰチヤネルトラ
ンジスタのチヤネル長をトランジスタの特性を損
うことなく短くするために、ソース、ドレインの
両者を各トランジスタの基板（ウエル内に形成さ
れているトランジスタであるならば、ウエル領域
を基板とみなす）と同じ導電形で、不純物濃度が
基板よりも高い領域によつて囲み、チヤネル領域
をドレインからの電界に対してシールドすること
である。

次に、本発明の各実施例の製造方法を説明す
る。第５図は第２図に示した第１の実施例の製造
工程を示す図である。まず、不純物濃度が10¹⁵cm
^-3以下のｎ形或はｐ形低濃度基板１１９を窒化シ
リコン膜をマスクとして選択酸化し、フイールド
酸化膜１２０を形成する（第５図Ａ）。次に、酸
化膜或はホトレジスト膜１２１をマスクとして、
Ｎチヤネルトランジスタが形成されるべき領域に
ほう素などのｐ形不純物を添加しｐウエル１２２
を形成する（第５図Ｂ）。同様にして、Ｐチヤネ
ルトランジスタが形成されるべき領域にりんやひ
素などのｎ形不純物を添加しｎウエル１２４を形
成する（第５図Ｃ）。その後、薄いゲート酸化膜
１２７，１２８を形成し、さらにその上にゲート
電極である多結晶シリコンやモリブデン１２５，
１２７を被着する（第５図Ｄ）。次に、酸化膜１
２９，１３０をマスクとしてりんやひ素などのｎ
形不純物を高濃度添加し、Ｎチヤネルトランジス
タのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとしてほ
う素などのｐ形不純物を高濃度添加し、Ｐチヤネ
ルトランジスタのソース、ドレイン１３５，１３
６及びｐウエル１２２への高濃度領域１３４を形
成する（第５図Ｆ）。なお、ドレインからの電界
によるしきい値電圧の変化を少なくするため、Ｎ
チヤネルトランジスタとＰチヤネルトランジスタ
のソース、ドレインの高濃度不純物領域の深さを
0.5μｍ以下にすることが望ましい。その後、表
面保護膜１３７を被着し、電極取出用の穴を開
け、最後に電極１３８，１３９，１４０，１４１
を形成する（第５図Ｇ）。なお、ｎウエルを形成
するには上記の方法とは異なる次の方法で形成す
ることもできる。即ち、第５図の工程でほう素を
添加することによりｐウエル１２２を形成した
後、ｎウエルを形成することなく、ただちにゲー
ト酸化膜およびゲート電極を形成し、その後、Ｎ
チヤネルトランジスタのソース、ドレイン領域１
４３，１４４を形成し、次に酸化膜１４５でＮチ
ヤネルトランジスタをおおい、Ｐチヤネルトラン
ジスタのゲート電極１４７をマスクとして、Ｐチ
ヤネルトランジスタのソース、ドレインが形成さ
れるべきところからｎ形不純物を充分深く拡散
し、ゲート酸化膜下においてソース・ドレイン間
の不純物分布が第６図Ａに示したごとくほぼ平坦
になるようにしてｎウエル１４６を形成する。な
お、第６図でａはドレイン端から拡散された不純
物の分布、ｂはソース端からのそれを、ｃは両者
の合成された不純物分布を示す。（第５図Ｈ）。こ
の時、ｎ形不純物としてりんを用いると、りんの
拡散係数がｐ形不純物であるほう素よりも充分大
きいために、ｎウエルは短い熱処理時間で形成さ
れ、この間のｐウエルの熱処理によるのびは小さ
くすることができる。次に高濃度のｐ形不純物を
拡散することによりＰチヤネルトランジスタのソ
ース、ドレイン１５０，１５１を形成する（第５
図Ｉ）。その後の工程は前記の工程と全く同じで
ある。このようなｎウエル形成法では、ｎウエル
がマスク合せ工程を必要としない自己整合方式に
よつて形成されるため、前記工程と比較してマス
ク合わせ工程が１回少なく有利である。このよう
なｎウエル形成法と類似した方法が公知となつて
いるが（例えば特公昭48−16033）、その従来例の
ゲート酸化膜下のソース、ドレイン間の不純物分
布は第６図Ａに示した本発明における不純物分布
と異なり、第６図Ｂ（なお、図中の記号の意味は
第６図Ａと同じである。）のように、ソース、ド
レイン間の中央で不純物濃度が低くなつているた
め、この不純物濃度が低い領域上の厚いフイール
ド酸化膜下のしきい値電圧は小さくなるため、素
子間の分離が完全にできず素子特性が著しく損わ
れる。本発明のように第６図Ａに示した不純物分
布を有する場合には素子間の分離は完全になされ
ることになる。

第７図は第３図に示した第２の実施例の製造方
法である。ｐウエル１５５を形成する工程（第７
図Ａ，Ｂ）までは第５図に示した工程と同じであ
るが、ｐウエル１５５を形成した後、ｎ形高濃度
不純物を添加してＮチヤネルトランジスタのソー
ス、ドレイン１５７，１６０を形成し（第７図
Ｃ）、その後、ｎ形不純物をゲート電極１６２を
マスクとして添加し、熱拡散させることにより不
純物濃度が10¹⁶cm^-3と基板よりも高いｎ形領域１
６５，１６６を形成する（第７図Ｄ）。なお、こ
のｎ形領域１６５，１６６の拡散深さは、後の工
程でつくられるソース、ドレインよりも深くする
必要がある。次に、ｐ形不純物を高濃度添加する
ことによりＰチヤネルトランジスタのソース、ド
レイン１６９，１７０を形成する（第７図Ｅ）。
次に、表面保護膜１７５を被着し、電極取出し用
の穴を開け、最後に電極１７１，１７２，１７
３，１７４を形成する（第７図Ｆ）。

第８図は第４図に示した第３の実施例の製造方
法の一部を示すものである。第４図に示した第３
の実施例は第３図に示した実施例のＮチヤネルト
ランジスタとＰチヤネルトランジスタの構造が入
れかわつたものであるため、第３の実施例の製造
方法は第７図に示した第２の実施例の製造方法に
おいて、ｎ形不純物とｐ形不純物をいれかえるだ
けでほぼ同じである。ただし、第３の実施例では
Ｎチヤネルトランジスタの周囲にチヤネルストツ
パーである高濃度ｐ形領域を形成する必要がある
ため、第８図に示すように、窒化シリコン膜１８
９、ホトレジスト膜１９０をマスクとしてｐ形不
純物を添加してチヤネルストツパー１９１を形成
し、（第８図Ａ）、その後の工程は上述のように第
７図に示した工程と同じである。なお、第３の実
施例においてＰチヤネルトランジスタはｎウエル
内に形成されるが、ｎウエルの形成方法として、
上述の第７図のｐウエルと同じ形成法以外に第８
図Ｂ以下の工程に示すように、Ｎチヤネルトラン
ジスタを形成した後、ｎウエルを形成するためｎ
形不純物としてりんを用い、ゲート電極２０２を
マスクとしてりんを充分深く拡散し、第５図Ｈ，
Ｉの工程で述べたようにゲート酸化膜下において
ソース・ドレイン間の不純物分布が第６図Ａに示
したようにほぼ平坦になるようにしてｎウエルを
形成する（第８図Ｅ）。この場合、拡散速度の大
きいりんを不純物として用いているため、ｐ形領
域１９３，１９６の不純物分布を大きく変えるこ
となく短い熱処理時間でｎウエル２０５を形成で
きる。その後、ｐ形不純物を高濃度添加し、Ｐチ
ヤネルトランジスタのソース、ドレイン２０７，
２０８を形成し（第８図Ｆ）、表面保護膜２１４
を被着し、最後に電極２１０，２１１，２１２，
２１３を形成する（第８図Ｇ）。

以上説明してきた各種構造の製造方法に共通な
特徴点は、Ｎチヤネル、Ｐチヤネルトランジスタ
が形成されるウエル領域がいずれも、フイールド
酸化膜の選択成長の後に、フイールド酸化膜の窓
から不純物を添加することによつて形成されるこ
とである。第９図Ａはフイールド酸化膜を形成し
た状態、Ｂ，Ｃ，Ｄは各々フイールド酸化膜の窓
を通して不純物を添加する状態を示す図である。
これはウエルがマスク合せ工程を必要としないで
自己整合的に形成されることを意味し、マスク合
せのためのパターン設計上の余裕を取る必要がな
いため、CMＳトランジスタの面積を小さくで
き、高集積化することが可能となる。さらに、ウ
エルがフイールド酸化膜を形成するための酸化工
程後に形成されるということは、酸化時における
不純物の再分布が避けられウエル内の不純物濃度
を制御しやすくしている。これに反し、従来のウ
エルの形成法では、第９図Ｅ，Ｆ，Ｇの工程図に
示すごとく、ウエル１０２を最初に形成した後、
選択酸化のマスクとなる窒化シリコン膜１０４が
ウエル内に正確に位置するようにマスク合せをお
こない、その後、厚いフイールド酸化膜１０５を
形成する。このようなウエル形成法ではウエル形
成のためのパターン設計上のマスク合せの余裕
（第９図ＦにおけるＸ）が必要であり、CMＳ
トランジスタの面積を大きくし、さらに、フイー
ルド酸化膜形成時にウエル内の不純物の再分布が
おこり、不純物濃度の制御性即ちトランジスタの
しきい値電圧の制御性を悪くすることになる。

以上述べてきた構造を有するチヤネル長の短い
CMＳトランジスタをダイナミツクメモリの周
辺回路に応用した例について説明する。１０図、
１１図はその応用例を示す断面図であり、メモリ
セルはＰチヤネルトランジスタより成る１ＭＳ
トランジスタ形であり、多結晶シリコン２６８，
２７８，２９９の直下に形成される反転層容量
と、多結晶シリコンにより形成される転送電極２
６９，２７９，３００およびデータ線となるｐ形
拡散層２５８，２６９，２８９より成つている。
周辺回路を形成するCMＳトランジスタは、第
３図に示した構造を有し、チヤネル長が短くでき
るようになつている。このように、メモリセルを
１ＭＳトランジスタ形として、周辺回路をCM
Ｓトランジスタとする目的は、集積度を低下さ
せることなくメモリの消費電力を小さくすること
にある。

第１０図、１１図に示した各構造の特徴を述べ
る。第１０図、１１図に示した構造では、周辺回
路のCMＳトランジスタはこれまでに示したも
のと同じであるが、Ｐチヤネルトランジスタより
成るメモリセル部は、低濃度基板２６０，２８０
につくられたｎウエル２６３，２８３内に形成さ
れている。ｎウエリ内の不純物濃度は基板２６
０，２８０よりも高いため、転送電極２７９，３
００のチヤネル長を短くできる。転送電極下のし
きい値電圧をエンハンスメント形の約−1Vにす
るため、転送電極２７９，３００を形成している
多結晶シリコンは高濃度ｐ形不純物が添加されて
いる。第１０図と第１１図の違いは蓄積電極２７
８，２９９を形成している多結晶シリコンは、第
１０図ではｎ形不純物が高濃度添加されており、
第１１図ではｐ形不純物が高濃度添加されている
ことである。

上記のメモリ構造は前記のウエル形成法に従い
第１２図のような製造工程で作ることができる。
第１２図は第１０図、１１図に示したメモリ構造
を作るための製造工程図である。基板３２３中に
ｐウエル３２５、ｎウエル３２８を形成する（第
１２図Ａ，Ｂ，Ｃ）。次にゲート酸化膜３２４を
形成し、その後、第１層目の多結晶シリコンを被
着する。ここで、第１０図に示したメモリ構造を
形成する場合には、第１２図Ｄに示すようにＮチ
ヤネルトランジスタおよびメモリセル上の多結晶
シリコン３３１，３３３にのみｎ形不純物を高濃
度添加する。一方、第１１図に示したメモリ構造
を形成する場合には、第１２図Ｊに示すようにＰ
チヤネルトランジスタとメモリセル上の多結晶シ
リコン３４６にｐ形不純物を高濃度添加する。そ
の後、メモリセル部にのみ酸化膜３３５を形成
し、ホトエツチングによつて多結晶シリコンにパ
ターンを形成して、ゲート電極３３６，３３７、
蓄積電極３５１を形成する（第１２図Ｅ）。次に
薄い酸化膜３４９を形成した後、第２層目の多結
晶シリコンを被着して転送電極３５０を形成する
（第１２図Ｆ）。次に酸化膜３３８でＰチヤネルト
ランジスタとメモリセル部をおおい、ｎ形不純物
を高濃度添加してＮチヤネルトランジスタのソー
ス、ドレイン３３９を形成する（第１２図Ｇ）。
次に酸化膜３４０でＮチヤネルトランジスタをお
おい、ｐ形不純物を高濃度添加してｐウエル３２
５内のｐ形高濃度層３４１、Ｐチヤネルトランジ
スタのソース、ドレイン３４２およびデータ線３
４３を形成する（第１２図Ｈ）。次に表面保護膜
３４４を被着し、最後に電極３４５を形成する
（第１２図Ｉ）。なお、第１２図において第２層目
の多結晶シリコンを用いてＮチヤネル、Ｐチヤネ
ルトランジスタのゲート電極３３６，３３７を形
成してもほぼ第１２図に示す工程と同じ工程でメ
モリ構造が実現できる。

以上、本発明の内容としてCMＳトランジス
タのチヤネル長を５μｍ以下にすることができる
新しいCMＳトランジスタの構造とその製法を
説明したが、本発明によつてCMＳトランジス
タを大規模集積化した場合にその集積度と動作速
度は大幅に改善されることになる。

さらに、本発明によつて、CMOSトランジスタ
を有する半導体メモリ集積回路を構成した場合、
その集積度、動作速度、消費電力およびメモリ動
作の安定度が改善されることになる。

【図面の簡単な説明】

第１図は従来のCMＳトランジスタの断面図
であり、第２図、第３図、第４図は本発明による
新らしいCMＳトランジスタの断面図であり、
第５図、第６図、第７図、第８図、第９図は本発
明によるCMＳトランジスタの製造方法とその
内容を示す図であり、第１０図、第１１図は本発
明によるCMＳトランジスタをダイナミツクメ
モリに適用した例を示す図であり、第１２図は第
１０図、第１１図に示したメモリ構造の製造工程
を示す図である。各記号は各々次のものを示す。１，２２，４１，８０，１１９，１８２，１８
８，１０１，２６０，２８０，３０１，３２３：
半導体基板、２，２４，４２，８１，８２，１０
２，１０８，４０１，４０２，４０３，１２２，
１４２，１５５，１９３，１９６，２６１，２８
１，３０４，３２５：ｐ形不純物領域、２３，４
３，４４，８３，１２４，１４６，１６５，１６
６，２０５，２５２，２６２，２６３，２８３，
２８２，３０６，３２８，３２９：ｎ形不純物領
域、３，４，９，１０，２５，２８，２９，４
５，４８，４９，９３，９４，８６，８８，１３
４，１３５，１３６，１４８，１５０，１５１，
１６７，１６９，１７０，１９１，２０７，２０
８，２５６，２６７，２６８，２８４，２８７，
２８８，２８９，３１８，３１９，３４２，３４
３：ｐ形高濃度不純物領域、７，８，５，６，２
６，２７，４６，４７，８４，８５，８８，１３
１，１３２，１４３，１４４，１５７，１６０，
２００，２０１，２０３，２８５，２８６，３２
２，３３９：ｎ形高濃度不純物領域、２０，２
１，３１，３３，５１，５３，８９，９２，１０
３，１２６，１２８，１５８，１６１，１９４，
１９８，２７３，２７６，２９３，２９７，３１
０，３１４，３３４，３４９：薄い酸化膜、１
１，１２，３０，３２，５０，５２，９０，９
１，１２５，１２７，１５９，１６２，１９５，
１９７，２６１，２６５，２６８，２６９，２７
２，２７５，２７８，２７９，２９２，２９６，
２９９，３００，３０７，３０８，３１２，３１
３，３５２，３１５，３６０，３３１，３３２，
３３３，３３６，３３７，３４６，３４７，３５
０，３５１，４０４，４０５：多結晶シリコン、
１４，１３，１５，３４，３５，３６，５４，５
５，５６，９５，１０５，１０７，１２０，１５
３，１９２，２７０，２９０，３０２，３２４：
厚い酸化膜、１０４，１８９：窒化シリコン膜、
１００，１２３，１３０，１３３，１４５，１４
９，１５４，１６３，１６４，１６８，１９０，
１９９，２０２，２０４，２０６，２０９，３０
３，３０５，３０９，３２６，３２７，３３０，
３３８，３４０，３４８：不純物添加時のマスク
絶縁物、３１１，３１６，３３５：酸化膜、１３
７，１７５，２１４，３２０，３４４：表面保護
膜、１６，１７，１８，１９，３７，３８，３
９，４０，５７，５８，５９，６０，９６，９
７，９８，９９，１３８，１３９，１４０，１４
１，１７１，１７２，１７３，１７４，２１０，
２１１，２１２，２１３，２７１，２７４，２７
７，２９１，２９４，２９５，２９８，３２１，
３４５：電極。

Claims

【特許請求の範囲】１Ｎチヤネル絶縁ゲート電界効果トランジスタ
とＰチヤネル絶縁ゲート電界効果トランジスタを
そなえ、両者の絶縁ゲート電界効果トランジスタ
のうちの一方の少なくともソース、ドレイン領域
は、半導体基板とは逆の導電形を有する領域内に
形成され、他方の少なくともソース、ドレイン領
域は、上記半導体基板と同一の導電形を有し、か
つ、不純物濃度が上記基板より高い領域内に形成
されてある相補形絶縁ゲート電界効果トランジス
タを周辺回路に用い、メモリセルを構成する半導
体素子が、上記基板より高い不純物濃度を有する
領域内に形成されてなることを特徴とする相補形
絶縁ゲート電界効果トランジスタを有する半導体
集積回路。２上記メモリセルを構成する半導体素子が設け
られた基板より高い不純物濃度を有する領域は、
上記相補形絶縁ゲート電界効果トランジスタが設
けられた領域より分離されていることを特徴とす
る特許請求の範囲第１項記載の相補形絶縁ゲート
電界効果トランジスタを有する半導体集積回路。