JPH03184422A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03184422A JPH03184422A JP1323642A JP32364289A JPH03184422A JP H03184422 A JPH03184422 A JP H03184422A JP 1323642 A JP1323642 A JP 1323642A JP 32364289 A JP32364289 A JP 32364289A JP H03184422 A JPH03184422 A JP H03184422A
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- Japan
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- plane
- exor
- circuit
- output
- calculation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラム可能な２段論理回路を実現する
半導体集積回路装置に関するものである。
半導体集積回路装置に関するものである。
第８図は従来の２段論理回路を構成するブロック図であ
り、図において、１は第１の演算平面であり、ｈ〜■、
はその入力線２、Ｐ、−Ｐ、は第１の演算平面ｌからの
出力線（積項線）、２は第２の演算平面、ｆ１〜ｆ３は
第２の演算平面２からの出力線である。
り、図において、１は第１の演算平面であり、ｈ〜■、
はその入力線２、Ｐ、−Ｐ、は第１の演算平面ｌからの
出力線（積項線）、２は第２の演算平面、ｆ１〜ｆ３は
第２の演算平面２からの出力線である。
次に動作について説明する。従来のプログラム可能な２
段論理回路はＡＮＤ−ＯＲ型の論理式を実現する構成と
なっていた。従って、第１のステップとして、１本の入
力信号ｈ〜■、に対し、実現しようとする論理式にあら
れれる積項Ｐ＋〜Ｐ、を生成するために、図中の第１の
演算平面１では論理積を演算する構成、つまりＡＮＤ平
面を形成している。
段論理回路はＡＮＤ−ＯＲ型の論理式を実現する構成と
なっていた。従って、第１のステップとして、１本の入
力信号ｈ〜■、に対し、実現しようとする論理式にあら
れれる積項Ｐ＋〜Ｐ、を生成するために、図中の第１の
演算平面１では論理積を演算する構成、つまりＡＮＤ平
面を形成している。
第２のステップとして前述により生成された積項Ｐ、〜
Ｐヨの論理和を計算してｎ本の各出力ｆ〜ｆ７とするた
めに、図中の第２の演算平面２では論理和を演算する構
成、つまりＯＲ平面を形成していた。
Ｐヨの論理和を計算してｎ本の各出力ｆ〜ｆ７とするた
めに、図中の第２の演算平面２では論理和を演算する構
成、つまりＯＲ平面を形成していた。
従来の半導体集積回路装置は以上のように構成されてい
るので、ＡＮＤ−ＯＲ型の論理式を実現するが、論理式
をＡＮＤ−ＯＲ型で表わすと積項数が膨大になる場合が
あり、これに伴って積項線類の膨大な回路を実現してし
まうという問題があった。
るので、ＡＮＤ−ＯＲ型の論理式を実現するが、論理式
をＡＮＤ−ＯＲ型で表わすと積項数が膨大になる場合が
あり、これに伴って積項線類の膨大な回路を実現してし
まうという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、プログラム可能な２段論理回路を少ない積
項数で実現できる半導体集積回路装置を得ることを目的
とする。
れたもので、プログラム可能な２段論理回路を少ない積
項数で実現できる半導体集積回路装置を得ることを目的
とする。
この発明に係る半導体集積回路装置は、第１の演算平面
で論理積を計算し、第２の演算平面で排他的論理和を計
算する構成としたものである。
で論理積を計算し、第２の演算平面で排他的論理和を計
算する構成としたものである。
この発明における半導体集積回路装置は、第１の演算平
面がＡＮＤ平面、第２の演算平面がＥＸＯＲ平面で構成
されているので、一般にＡＮＤ−ＯＲ型に比し少ない積
項数となる、ＡＮＤ−ＥＸＯＲ型の２段論理で表わされ
る論理式を実現することができる。
面がＡＮＤ平面、第２の演算平面がＥＸＯＲ平面で構成
されているので、一般にＡＮＤ−ＯＲ型に比し少ない積
項数となる、ＡＮＤ−ＥＸＯＲ型の２段論理で表わされ
る論理式を実現することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるプログラム可能な２段
論理回路を構成するブロック図であり、図中、１１〜ｌ
、、Ｐ、〜Ｐ−、ｆｌ Ｓ−ｒ、Ｉ及び１．２は従来例
と同様のものである。第２図は第１図のある出力線ｆＬ
について第１図中の第２の演算平面２と積項線Ｐ、〜Ｐ
、についての関係を表わす論理図、第３図は第２図の論
理を実現するための本発明の構成を表わす論理図、第４
図は本発明の構成を形成するための基本単位を示す図、
第５図は第４図の基本単位の動作を表わす真理値表を示
す図、第６図は第４図の基本単位を配列して第１図中の
第２の演算平面２を構成するブロック図、第７図は第４
図の基本単位を実現するための回路図の一例を示す図で
ある。
論理回路を構成するブロック図であり、図中、１１〜ｌ
、、Ｐ、〜Ｐ−、ｆｌ Ｓ−ｒ、Ｉ及び１．２は従来例
と同様のものである。第２図は第１図のある出力線ｆＬ
について第１図中の第２の演算平面２と積項線Ｐ、〜Ｐ
、についての関係を表わす論理図、第３図は第２図の論
理を実現するための本発明の構成を表わす論理図、第４
図は本発明の構成を形成するための基本単位を示す図、
第５図は第４図の基本単位の動作を表わす真理値表を示
す図、第６図は第４図の基本単位を配列して第１図中の
第２の演算平面２を構成するブロック図、第７図は第４
図の基本単位を実現するための回路図の一例を示す図で
ある。
本発明のプログラム可能な２段論理回路は、ＡＮＤ−Ｅ
ＸＯＲ型の論理式を実現する構成となっている。第１図
において、１本の入力信号ｈ〜Ｉ、に対して第１の演算
平面ｌでは論理積を計算するＡＮＤ平面が形成されてい
る。ＡＮＤ平面１で計算された結果はその積項線Ｐ、〜
Ｐ、に出力される。第２の演算平面２では積項線Ｐ、〜
Ｐ。
ＸＯＲ型の論理式を実現する構成となっている。第１図
において、１本の入力信号ｈ〜Ｉ、に対して第１の演算
平面ｌでは論理積を計算するＡＮＤ平面が形成されてい
る。ＡＮＤ平面１で計算された結果はその積項線Ｐ、〜
Ｐ、に出力される。第２の演算平面２では積項線Ｐ、〜
Ｐ。
を入力として排他的論理和を演算するＥＸＯＲ平面が形
成されている。ＥＸＯＲ平面２での演算結果はその出力
線ｆ、−ｆ、に出力される。
成されている。ＥＸＯＲ平面２での演算結果はその出力
線ｆ、−ｆ、に出力される。
ＥＸＯＲ平面２と出力線ｆｌ−ｆ、及び積項線Ｐ、〜Ｐ
、との関係をある出力線ｒ五にのみ注目した場合の論理
図が第２図である。ｆｌは複数入力の排他的論理和の演
算結果である。その入力は積項Ｐ＋〜Ｐ、のうち、プロ
グラムされているもの（図中・印のもの）のみが上記Ｅ
ＸＯＨの入力となり、プログラムされていないもの（図
中×印のもの）はＥＸＯＲの入力とはならない。
、との関係をある出力線ｒ五にのみ注目した場合の論理
図が第２図である。ｆｌは複数入力の排他的論理和の演
算結果である。その入力は積項Ｐ＋〜Ｐ、のうち、プロ
グラムされているもの（図中・印のもの）のみが上記Ｅ
ＸＯＨの入力となり、プログラムされていないもの（図
中×印のもの）はＥＸＯＲの入力とはならない。
第２図はＥＸＯＲ平面をある出力ｆｔについて−ａ的に
表わしたものであるが、本発明ではこれを第３ｒｆ！Ｊ
に示すような構成で実現している。構成の基本となる単
位は２入力１出力のＥＸＯＲ回路であり、２つの入力端
子名をＡ、Ｂ、出力端子名をＹとする。この基本単位を
ｍ個、入力端Ｂと出力端Ｙを順次直列に接続し、ｍ個の
基本単位の各入力端子Ａを１つずつｍ本の積項線Ｐ、−
Ｐ、に割り当てる。モしてＰ、に対応するＥＸＯＲ回路
の出力＠ＹをＥＸＯＲ平面の出力線ｆ！とする。
表わしたものであるが、本発明ではこれを第３ｒｆ！Ｊ
に示すような構成で実現している。構成の基本となる単
位は２入力１出力のＥＸＯＲ回路であり、２つの入力端
子名をＡ、Ｂ、出力端子名をＹとする。この基本単位を
ｍ個、入力端Ｂと出力端Ｙを順次直列に接続し、ｍ個の
基本単位の各入力端子Ａを１つずつｍ本の積項線Ｐ、−
Ｐ、に割り当てる。モしてＰ、に対応するＥＸＯＲ回路
の出力＠ＹをＥＸＯＲ平面の出力線ｆ！とする。
また、Ｐ、に対応するＥＸＯＲ回路の入力端Ｂは接地す
る。
る。
次に、ＥＸＯＲ平面のプログラミングの方法であるが、
プログラミングする積項線については各積項線に対応す
るＥＸＯＲ回路の入力端Ａと各積項線を接続する（第３
図中のｐｔ 、Ｐｔ 、Ｐ−）。
プログラミングする積項線については各積項線に対応す
るＥＸＯＲ回路の入力端Ａと各積項線を接続する（第３
図中のｐｔ 、Ｐｔ 、Ｐ−）。
プログラミングしない積項線については各積項線に対応
するＥＸＯＲ回路の入力端Ａを接地する（第３図中のＰ
ｓ 、Ｐ−＋ ）− 第４図に基本単位となる２入力ＥＸＯＲ回路のブロック
を、第５図にその真理表を示す、基本単位は入力Ａ、Ｂ
に対し１”の信号が奇数個出現した場合に出力Ｙは“°
１”を出力し、偶数個出現した場合に“０″を出力する
。
するＥＸＯＲ回路の入力端Ａを接地する（第３図中のＰ
ｓ 、Ｐ−＋ ）− 第４図に基本単位となる２入力ＥＸＯＲ回路のブロック
を、第５図にその真理表を示す、基本単位は入力Ａ、Ｂ
に対し１”の信号が奇数個出現した場合に出力Ｙは“°
１”を出力し、偶数個出現した場合に“０″を出力する
。
上記のような基本単位を前述のような構成（第３図）と
なるように接続するので、プログラミングされた積項線
のうち“１”の信号が立っている本数が奇数本の場合は
、ＥＸＯＲ平面の出力ｒｔは“１”を出力し、偶数本の
場合、ｆｉは“０”を出力する。
なるように接続するので、プログラミングされた積項線
のうち“１”の信号が立っている本数が奇数本の場合は
、ＥＸＯＲ平面の出力ｒｔは“１”を出力し、偶数本の
場合、ｆｉは“０”を出力する。
第３図ではｎ本の出力ｆ１〜ｆ７のうち、ｆｉにのみ注
目した場合の構成であったが、すべての出力ｆ、〜ｒ１
についての構成を表わしたのが第６図である。基本単位
のＥＸＯＲ回路を（出力数×積項数）個アレイ状に配列
した構成である。
目した場合の構成であったが、すべての出力ｆ、〜ｒ１
についての構成を表わしたのが第６図である。基本単位
のＥＸＯＲ回路を（出力数×積項数）個アレイ状に配列
した構成である。
第７図は基本単位のＥＸＯＲ回路（第４図）を実現する
ための回路の一例である。Ａ−“Ｏ”の時、Ｐチャネル
トランジスタＴｒｉはＯＮ、ＮチャネルトランジスタＴ
ｒ ２はＯＦＦ状態となるので、Ｂ−“０”の時Ｙ−
“Ｏ”、Ｂ−“１″の時Ｙ＝“１”が出力される。また
、Ａ＝“１″の時ＴｒｉはＯＦＦ、Ｔｒ２はＯＮ状態と
なるので、Ｂ＝“Ｏ”の時Ｙ−″１” １３ ｍ“１”
の時Ｙ−“Ｏ”を出力し、第５図に示す動作を実現する
。
ための回路の一例である。Ａ−“Ｏ”の時、Ｐチャネル
トランジスタＴｒｉはＯＮ、ＮチャネルトランジスタＴ
ｒ ２はＯＦＦ状態となるので、Ｂ−“０”の時Ｙ−
“Ｏ”、Ｂ−“１″の時Ｙ＝“１”が出力される。また
、Ａ＝“１″の時ＴｒｉはＯＦＦ、Ｔｒ２はＯＮ状態と
なるので、Ｂ＝“Ｏ”の時Ｙ−″１” １３ ｍ“１”
の時Ｙ−“Ｏ”を出力し、第５図に示す動作を実現する
。
このように、本実施例によれば、従来実現困難と考えら
れていたＥＸＯＲ平面を、２入力の排他的論理和を演算
する回路を基本回路とし、該基本回路を（ＡＮＤ平面の
積項線数×ＥＸＯＲ平面の出力線数）個アレイ状に配列
し、該各々の基本回路は該基本回路の第１の入力端子と
出力端子を出力線の方向に積項数だけ直列に接続し、該
基本回路の第２の入力端子を積項線に接続するか、ある
いはグランドに接続するかによってプログラミングする
かしないかを選択する構成で実現するようにしたので、
同一の論理式を簡単化する場合に、ＡＮＤ−ＯＲ型に比
し一般に少ない積項数で論理式を表現できるＡＮＤ−Ｅ
ＸＯＲ型を実現でき、従来のプログラマブルロジックア
レイに比し一般に小面積のものを実現することができる
。
れていたＥＸＯＲ平面を、２入力の排他的論理和を演算
する回路を基本回路とし、該基本回路を（ＡＮＤ平面の
積項線数×ＥＸＯＲ平面の出力線数）個アレイ状に配列
し、該各々の基本回路は該基本回路の第１の入力端子と
出力端子を出力線の方向に積項数だけ直列に接続し、該
基本回路の第２の入力端子を積項線に接続するか、ある
いはグランドに接続するかによってプログラミングする
かしないかを選択する構成で実現するようにしたので、
同一の論理式を簡単化する場合に、ＡＮＤ−ＯＲ型に比
し一般に少ない積項数で論理式を表現できるＡＮＤ−Ｅ
ＸＯＲ型を実現でき、従来のプログラマブルロジックア
レイに比し一般に小面積のものを実現することができる
。
以上のように、この発明に係る半導体集積回路装置は、
プログラム可能な２段論理回路を第１の演算平面をＡＮ
Ｄ平面、第２の演算平面をＥＸＯＲ平面として実現した
ものであり、この際、一般にＡＮＤ−ＯＲ型論理よりも
ＡＮＤ−ＥＸＯＲ型論理の方が積項数が少なくてすむの
で、本発明の回路構成により、積項数の少ない、かつ面
積の小さい論理回路を実現することができる効果がある
。
プログラム可能な２段論理回路を第１の演算平面をＡＮ
Ｄ平面、第２の演算平面をＥＸＯＲ平面として実現した
ものであり、この際、一般にＡＮＤ−ＯＲ型論理よりも
ＡＮＤ−ＥＸＯＲ型論理の方が積項数が少なくてすむの
で、本発明の回路構成により、積項数の少ない、かつ面
積の小さい論理回路を実現することができる効果がある
。
第１図は本発明の一実施例による半導体集積回路装置を
示すブロック図、第２図はある出力ｆｉについて注目し
た場合のＥＸＯＲ平面の論理図、第３図は第２図を実現
するための本発明の構成を示す論理図、第４図は本発明
の構成を形成する基本単位のブロックを示す図、第５図
は第４図の基本単位の動作を表わす真理値表を示す図、
第６図は本発明の構成を表わすブロック図、第７図は基
本単位を実現するための一例の回路図、第８図は従来例
を示すブロック図である。 図において、ｌは第１の演算平面（ＡＮＤ平面）２は第
２の演算平面（ＥＸＯＲ平面）、１．−１゜は入力線、
Ｐ、−Ｐ、は積項線、ｆ、−ｆ、は出力線である。 なお図中同一符号は同−又は相当部分を示す。
示すブロック図、第２図はある出力ｆｉについて注目し
た場合のＥＸＯＲ平面の論理図、第３図は第２図を実現
するための本発明の構成を示す論理図、第４図は本発明
の構成を形成する基本単位のブロックを示す図、第５図
は第４図の基本単位の動作を表わす真理値表を示す図、
第６図は本発明の構成を表わすブロック図、第７図は基
本単位を実現するための一例の回路図、第８図は従来例
を示すブロック図である。 図において、ｌは第１の演算平面（ＡＮＤ平面）２は第
２の演算平面（ＥＸＯＲ平面）、１．−１゜は入力線、
Ｐ、−Ｐ、は積項線、ｆ、−ｆ、は出力線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数の入力と、 該複数の入力を演算する第１の演算平面と、該第１の演
算平面により演算される結果を出力する複数の出力線と
、 該第１の演算結果を入力とし、第２の演算を施す第２の
演算平面と、 該第２の演算結果を出力する複数の出力線とを有するプ
ログラム可能な２段論理回路を構成する半導体集積回路
装置において、 該第１の演算平面を複数入力の論理積を積項線に出力す
るＡＮＤ平面で、該第２の演算平面を複数入力の排他的
論理和を出力するＥＸＯＲ平面で構成し、 該ＥＸＯＲ平面は、２入力の排他的論理和を演算する回
路を基本回路とし、該基本回路を（ＡＮＤ平面の積項線
数×ＥＸＯＲ平面の出力線数）個アレイ状に配列し、 該各々の基本回路は該基本回路の第１の入力端子と出力
端子を出力線の方向に積項数だけ直列に接続し、 該基本回路の第２の入力端子を積項線に接続するか、あ
るいはグランドに接続するかによってプログラミングす
るかしないかを選択する構成をとったことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323642A JPH03184422A (ja) | 1989-12-13 | 1989-12-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323642A JPH03184422A (ja) | 1989-12-13 | 1989-12-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184422A true JPH03184422A (ja) | 1991-08-12 |
Family
ID=18157001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323642A Pending JPH03184422A (ja) | 1989-12-13 | 1989-12-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184422A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6036611A (ja) * | 1983-08-08 | 1985-02-25 | Nippon Steel Corp | 転炉の底吹ガス切替え装置 |
-
1989
- 1989-12-13 JP JP1323642A patent/JPH03184422A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6036611A (ja) * | 1983-08-08 | 1985-02-25 | Nippon Steel Corp | 転炉の底吹ガス切替え装置 |
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