JPH03184451A - 通信システムにおけるデータ返送方法 - Google Patents
通信システムにおけるデータ返送方法Info
- Publication number
- JPH03184451A JPH03184451A JP1322556A JP32255689A JPH03184451A JP H03184451 A JPH03184451 A JP H03184451A JP 1322556 A JP1322556 A JP 1322556A JP 32255689 A JP32255689 A JP 32255689A JP H03184451 A JPH03184451 A JP H03184451A
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- Japan
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- communication interface
- data
- cpu
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- busy signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、上位からの供与データを処理してディジタル
出力機器へのディジタル出力とする一方、ディジタル入
力機器からのディジタル入力を処理して上位への返送デ
ータとする通信インターフェイスに関するものである。
出力機器へのディジタル出力とする一方、ディジタル入
力機器からのディジタル入力を処理して上位への返送デ
ータとする通信インターフェイスに関するものである。
最近、建物、ビルディング、プラント等の各種システム
において、上位からの供与データを処理しディジタル出
力として電磁弁やモータ等のディジタル出力機器へ与え
る一方、押しボタンスイッチ、防犯センサ等のディジタ
ル入力機器からのディジタル入力を処理し返送データと
して上位へ返し、これによりそのシステムの制御を行な
うようにしたものがある。
において、上位からの供与データを処理しディジタル出
力として電磁弁やモータ等のディジタル出力機器へ与え
る一方、押しボタンスイッチ、防犯センサ等のディジタ
ル入力機器からのディジタル入力を処理し返送データと
して上位へ返し、これによりそのシステムの制御を行な
うようにしたものがある。
第３図はその一例であり、親局ｌより伸びた伝送線路り
に通信インターフェイス２−９〜２□を各個に接続する
ものとし、これら通信インターフェイス２−６〜Ｌ、に
、ディジタル出力機器群３−、〜３−．．およびディジ
タル入力機器群４−、〜４−．を接続するものとしてい
る。
に通信インターフェイス２−９〜２□を各個に接続する
ものとし、これら通信インターフェイス２−６〜Ｌ、に
、ディジタル出力機器群３−、〜３−．．およびディジ
タル入力機器群４−、〜４−．を接続するものとしてい
る。
例えば、通信インターフェイス２−１について云えば、
その出力端２−０〜２−８にディジタル出力機器３−８
〜３−８４を接続し、その入力端２−１Ｓ〜２−１ｓに
ディジタル入力機器４−０〜４−０を接続し、ディジタ
ル入力機器４−１．〜４−１４から、のディジタル入力
を処理し返送データとして親局１へ返す一方、親局１か
らの供与データを処理しディジタル出力として各出力端
２−８〜２−０に出現させ、これら出力端２−１〜２−
０に接続されたディジタル出力機器３−５．〜３−Ｉ＃
の制御を行なう。
その出力端２−０〜２−８にディジタル出力機器３−８
〜３−８４を接続し、その入力端２−１Ｓ〜２−１ｓに
ディジタル入力機器４−０〜４−０を接続し、ディジタ
ル入力機器４−１．〜４−１４から、のディジタル入力
を処理し返送データとして親局１へ返す一方、親局１か
らの供与データを処理しディジタル出力として各出力端
２−８〜２−０に出現させ、これら出力端２−１〜２−
０に接続されたディジタル出力機器３−５．〜３−Ｉ＃
の制御を行なう。
しかしながら、従来の通信インターフェイスによると、
そのディジタル入力機器およびディジタル出力機器に代
えてＣＰＵを接続しようとした場合、ＣＰＵが通信イン
ターフェイスへ与えるデータの親局への返送タイミング
が規定されず、ＣＰＵと親局との間での通信を思うよう
に行なうことができなかった。
そのディジタル入力機器およびディジタル出力機器に代
えてＣＰＵを接続しようとした場合、ＣＰＵが通信イン
ターフェイスへ与えるデータの親局への返送タイミング
が規定されず、ＣＰＵと親局との間での通信を思うよう
に行なうことができなかった。
なお、ＣＰＵと親局との通信を可能とする専用の通信イ
ンターフェイスを設けるものとしてもよいが、このよう
な通信インターフェイスは極めて高価となる。
ンターフェイスを設けるものとしてもよいが、このよう
な通信インターフェイスは極めて高価となる。
本発明はこのような課題を解決するためになされたもの
で、上位からの供与データを処理してディジタル出力機
器へのディジタル出力とするディジタル出力手段と、デ
ィジタル入力機器からのディジタル入力を処理して上位
への返送データとするディジタル入力手段とを備えてな
る通信インターフェイスにおいて、ディジタル出力機器
およびディジタル入力機器に代えてＣＰＵを接続した場
合、所定条件により消失するＣＰＵからのビジー信号を
受けて、このビジー信号が出現している期間については
上位へのデータの返送を禁止するようにしたものである
。
で、上位からの供与データを処理してディジタル出力機
器へのディジタル出力とするディジタル出力手段と、デ
ィジタル入力機器からのディジタル入力を処理して上位
への返送データとするディジタル入力手段とを備えてな
る通信インターフェイスにおいて、ディジタル出力機器
およびディジタル入力機器に代えてＣＰＵを接続した場
合、所定条件により消失するＣＰＵからのビジー信号を
受けて、このビジー信号が出現している期間については
上位へのデータの返送を禁止するようにしたものである
。
したがってこの発明によれば、ＣＰＵからのビジー信号
が消失している期間においてのみ、通信インターフェイ
スからの上位へのデータの返送が許可される。
が消失している期間においてのみ、通信インターフェイ
スからの上位へのデータの返送が許可される。
Ｃ実施例〕
以下、本発明に係る通信インターフェイスを詳細に説明
する。
する。
第１図はこの通信インターフェイスの一実施例を示す図
であり、ＣＰＵとの接続状態を示している。同図におい
て、５は本願発明に係る通信インターフェイス、６はデ
ィジタル出力機器およびディジタル入力機器に代えてこ
の通信インターフェイス５に接続されたＣＰＵである。
であり、ＣＰＵとの接続状態を示している。同図におい
て、５は本願発明に係る通信インターフェイス、６はデ
ィジタル出力機器およびディジタル入力機器に代えてこ
の通信インターフェイス５に接続されたＣＰＵである。
ＣＰＵ６はキーボード等（図示せず）を介して供与され
る入力データを処理し、その処理データをディジタル入
力ＤＩとして、データバスＢＵＳ、を通して通信インタ
ーフェイス５へ供与する。また、通信インターフェイス
５は、親局１からの供与データを処理し、その処理デー
タをディジタル出力Ｄｏとして、データバスＢｕｓ、を
通してＣＰＵ６へ供与する。また、通信インターフェイ
ス５にはビジー信号入力端５−、が設けられ、このビジ
ー信号入力端５−、へＣＰＵ６より、所定条件により消
失するｒＨＪレベルのビジー信号が与えられるものとな
っている。また、通信インターフェイス５にはデータ出
力信号端５．．ｔおよび送信有効信号端５−１が設けら
れ、ＣＰＵ６は、データ出力信号端５−２より「トＩ」
レベルのデータ出力信号が与えられた場合、ディジタル
出力Ｄｏの取り込みを行うと共に、通信インターフェイ
ス５へのディジタル入力ＤＩの供与を行う。また、ＣＰ
Ｕ６は、ｒＨＪレベルのデータ出力信号が供与されてか
ら後述する時間ｔＡｅＷの経過を待って、ビジー信号入
力端５−５へのビジー信号を消失すなわちｒＬＪレベル
へと立ち下げる一方、送信有効信号端５−１よりｒＬＪ
レベルへと変化する信号が与えられた場合、ビジー信号
入力端５−１へのビジー信号を出現すなわち「Ｈ」レベ
ルへと立ち上げる。そして、このような構成において、
通信インターフェイス５は、ビジー信号入力端５−５へ
与えられるビジー信号が「Ｈ」レベルである期間につい
て、親局ｌへのデータの返送を禁止する機能を有してい
る。
る入力データを処理し、その処理データをディジタル入
力ＤＩとして、データバスＢＵＳ、を通して通信インタ
ーフェイス５へ供与する。また、通信インターフェイス
５は、親局１からの供与データを処理し、その処理デー
タをディジタル出力Ｄｏとして、データバスＢｕｓ、を
通してＣＰＵ６へ供与する。また、通信インターフェイ
ス５にはビジー信号入力端５−、が設けられ、このビジ
ー信号入力端５−、へＣＰＵ６より、所定条件により消
失するｒＨＪレベルのビジー信号が与えられるものとな
っている。また、通信インターフェイス５にはデータ出
力信号端５．．ｔおよび送信有効信号端５−１が設けら
れ、ＣＰＵ６は、データ出力信号端５−２より「トＩ」
レベルのデータ出力信号が与えられた場合、ディジタル
出力Ｄｏの取り込みを行うと共に、通信インターフェイ
ス５へのディジタル入力ＤＩの供与を行う。また、ＣＰ
Ｕ６は、ｒＨＪレベルのデータ出力信号が供与されてか
ら後述する時間ｔＡｅＷの経過を待って、ビジー信号入
力端５−５へのビジー信号を消失すなわちｒＬＪレベル
へと立ち下げる一方、送信有効信号端５−１よりｒＬＪ
レベルへと変化する信号が与えられた場合、ビジー信号
入力端５−１へのビジー信号を出現すなわち「Ｈ」レベ
ルへと立ち上げる。そして、このような構成において、
通信インターフェイス５は、ビジー信号入力端５−５へ
与えられるビジー信号が「Ｈ」レベルである期間につい
て、親局ｌへのデータの返送を禁止する機能を有してい
る。
次に第２図に示したタイムチャートを参照しながら、通
信インターフェイス５の動作について詳述する。すなわ
ち、今、親局１から通信インターフェイス５に対し第２
図（ａｌに示す如き出力指令が与えられると、その出力
指令の受信完了点ｔ１にて、通信インターフェイス５の
データ出力信号端５、にｒＨＪレベルのデータ出力信号
が出現する（第２図（ｄ）に示す１１点）。ＣＰＵ６は
、この「Ｈ」レベルのデータ出力信号を受けて、通信イ
ンターフェイス５の供与するディジタル出力Ｄｏを取り
込むと共に（第２図（ｆ）に示す１．点）、ＣＰＵＧ内
での処理時間ｔＡｃを経た第２図Ｔｇ）に示す１２点よ
り、そのディジタル入力ＤＩの通信インターフェイス５
への供与を行なう。ここで、ＣＰＵ６は、上記処理時間
ｔＡｃを十分確保し得る１１点からの待ち時間ｔＡｃｌ
１１を経た第２図（Ｃ）に示す１３点にて、ビジー信号
入力端５−、へのビジー信号を消失すなわちｒＬＪレベ
ルへと立ち下げる。そして、このビジー信号の消失によ
り、通信インターフェイス５は、送信有効信号端５−３
にｒＨＪレベルの信号を出現させる（第２図（ｅｌに示
す１３点）。また、このビジー信号の消失により、通信
インターフェイス５は、それまで禁止していた親局１へ
のデータの返送を許可する。すなわち、第２図（ｂ）に
示す如く、通信インターフェイス５よりディジタル入力
ＤＩが返送されるものとなり、通信インターフェイス５
は、そのディジタル入力ＤＩの返送完了点ｔ４にて、送
信有効信号端５−３に出現しているｒＨＪレベルの信号
をｒＬＪレベルへト立チ下げる。そして、このｒＬＪレ
ベルへと変化する信号が与えられると、ＣＰＵ６は、ビ
ジー信号入力端５−、へのビジー信号を出現、すなわち
ｒＨＪレベルへと立ち上げる。これにより、以降、通信
インターフェイス５での親局１へのディジタル入力ＤＩ
の返送が禁止されるものとなる。
信インターフェイス５の動作について詳述する。すなわ
ち、今、親局１から通信インターフェイス５に対し第２
図（ａｌに示す如き出力指令が与えられると、その出力
指令の受信完了点ｔ１にて、通信インターフェイス５の
データ出力信号端５、にｒＨＪレベルのデータ出力信号
が出現する（第２図（ｄ）に示す１１点）。ＣＰＵ６は
、この「Ｈ」レベルのデータ出力信号を受けて、通信イ
ンターフェイス５の供与するディジタル出力Ｄｏを取り
込むと共に（第２図（ｆ）に示す１．点）、ＣＰＵＧ内
での処理時間ｔＡｃを経た第２図Ｔｇ）に示す１２点よ
り、そのディジタル入力ＤＩの通信インターフェイス５
への供与を行なう。ここで、ＣＰＵ６は、上記処理時間
ｔＡｃを十分確保し得る１１点からの待ち時間ｔＡｃｌ
１１を経た第２図（Ｃ）に示す１３点にて、ビジー信号
入力端５−、へのビジー信号を消失すなわちｒＬＪレベ
ルへと立ち下げる。そして、このビジー信号の消失によ
り、通信インターフェイス５は、送信有効信号端５−３
にｒＨＪレベルの信号を出現させる（第２図（ｅｌに示
す１３点）。また、このビジー信号の消失により、通信
インターフェイス５は、それまで禁止していた親局１へ
のデータの返送を許可する。すなわち、第２図（ｂ）に
示す如く、通信インターフェイス５よりディジタル入力
ＤＩが返送されるものとなり、通信インターフェイス５
は、そのディジタル入力ＤＩの返送完了点ｔ４にて、送
信有効信号端５−３に出現しているｒＨＪレベルの信号
をｒＬＪレベルへト立チ下げる。そして、このｒＬＪレ
ベルへと変化する信号が与えられると、ＣＰＵ６は、ビ
ジー信号入力端５−、へのビジー信号を出現、すなわち
ｒＨＪレベルへと立ち上げる。これにより、以降、通信
インターフェイス５での親局１へのディジタル入力ＤＩ
の返送が禁止されるものとなる。
以上説明したことから明らかなように本発明による通信
インターフェイスによると、ＣＰＵからのビジー信号が
消失している期間においてのみ、通信インターフェイス
からの上位へのデータの返送が許可されるので、ＣＰＵ
が通信インターフェイスへ与えるデータの親局への返送
タイミングが規定されるものとなり、従来思うように行
なうことができなかったＣＰＵと親局との間での通信が
可能となる。
インターフェイスによると、ＣＰＵからのビジー信号が
消失している期間においてのみ、通信インターフェイス
からの上位へのデータの返送が許可されるので、ＣＰＵ
が通信インターフェイスへ与えるデータの親局への返送
タイミングが規定されるものとなり、従来思うように行
なうことができなかったＣＰＵと親局との間での通信が
可能となる。
第１図は本発明に係る通信インターフェイスの一実施例
を示す図、第２図はこの通信インターフェイスの動作を
説明するためのタイムチャート、第３図は従来の通信イ
ンターフェイスを用いた通信システムを示す図である。 １・・・親局、５・・・通信インターフェイス、５−１
・・・ビジー信号入力端、５．・・・データ出力信号端
、５−３・・・送信有効信号端、６・・・ｃｐｕ。
を示す図、第２図はこの通信インターフェイスの動作を
説明するためのタイムチャート、第３図は従来の通信イ
ンターフェイスを用いた通信システムを示す図である。 １・・・親局、５・・・通信インターフェイス、５−１
・・・ビジー信号入力端、５．・・・データ出力信号端
、５−３・・・送信有効信号端、６・・・ｃｐｕ。
Claims (1)
- 上位からの供与データを処理してディジタル出力機器
へのディジタル出力とするディジタル出力手段と、ディ
ジタル入力機器からのディジタル入力を処理して上位へ
の返送データとするディジタル入力手段とを備えてなる
通信インターフェイスにおいて、前記ディジタル出力機
器およびディジタル入力機器に代えてＣＰＵを接続した
場合、所定条件により消失するＣＰＵからのビジー信号
を受けて、このビジー信号が出現している期間について
は上位へのデータの返送を禁止するデータ返送禁止手段
を備えてなる通信インターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322556A JPH0611154B2 (ja) | 1989-12-14 | 1989-12-14 | 通信システムにおけるデータ返送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322556A JPH0611154B2 (ja) | 1989-12-14 | 1989-12-14 | 通信システムにおけるデータ返送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184451A true JPH03184451A (ja) | 1991-08-12 |
| JPH0611154B2 JPH0611154B2 (ja) | 1994-02-09 |
Family
ID=18144996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322556A Expired - Lifetime JPH0611154B2 (ja) | 1989-12-14 | 1989-12-14 | 通信システムにおけるデータ返送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611154B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178746U (ja) * | 1981-05-06 | 1982-11-12 | ||
| JPS62285550A (ja) * | 1986-06-04 | 1987-12-11 | Nippon Telegr & Teleph Corp <Ntt> | 送信権制御におけるスル−プツト制御方式 |
-
1989
- 1989-12-14 JP JP1322556A patent/JPH0611154B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178746U (ja) * | 1981-05-06 | 1982-11-12 | ||
| JPS62285550A (ja) * | 1986-06-04 | 1987-12-11 | Nippon Telegr & Teleph Corp <Ntt> | 送信権制御におけるスル−プツト制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611154B2 (ja) | 1994-02-09 |
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Legal Events
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