JPH03252218A - トライステート・バッファ回路 - Google Patents
トライステート・バッファ回路Info
- Publication number
- JPH03252218A JPH03252218A JP2049841A JP4984190A JPH03252218A JP H03252218 A JPH03252218 A JP H03252218A JP 2049841 A JP2049841 A JP 2049841A JP 4984190 A JP4984190 A JP 4984190A JP H03252218 A JPH03252218 A JP H03252218A
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- JP
- Japan
- Prior art keywords
- signal
- level
- control signal
- high level
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
トライステート制御を高速化して情報処理装置の処理性
能を高めるトライステート・バッファ回路に関し、 情報処理装置の処理性能を高めることを目的とし、 入力端子に低レベルの入力信号が入り、制御信号端子に
低レベルの制御信号が入った時、低レベルの信号を出力
側に送出し、該制御信号が低レベルの時、該入力端子に
高レベルの入力信号が入ると、出力側に高レベルの信号
を送出すると共に、該制御信号が高レベルに変化すると
出力インピーダンスを高くするトライステート・バッフ
ァと、該トライステート・バッファの入力端子に対し入
力信号と制御信号とを論理和して送出する論理和回路と
、該制御信号を所定の時間遅延させる遅延回路と、前記
制御信号と該遅延回路が遅延させた制御信号とを論理積
して、該トライステート・バッファの制御信号端子に送
出する論理積回路とを設け、前記トライステート・バッ
ファが出力側に低レベルの信号を送出している時、前記
入力端子に高レベルの入力信号を送出した後、前記制御
信号端子に高レベルの制御信号を送出することにより、
該トライステート・バッファが出力側に高レベルの信号
を送出した後、出力インピーダンスを高くする構成とす
る。
能を高めるトライステート・バッファ回路に関し、 情報処理装置の処理性能を高めることを目的とし、 入力端子に低レベルの入力信号が入り、制御信号端子に
低レベルの制御信号が入った時、低レベルの信号を出力
側に送出し、該制御信号が低レベルの時、該入力端子に
高レベルの入力信号が入ると、出力側に高レベルの信号
を送出すると共に、該制御信号が高レベルに変化すると
出力インピーダンスを高くするトライステート・バッフ
ァと、該トライステート・バッファの入力端子に対し入
力信号と制御信号とを論理和して送出する論理和回路と
、該制御信号を所定の時間遅延させる遅延回路と、前記
制御信号と該遅延回路が遅延させた制御信号とを論理積
して、該トライステート・バッファの制御信号端子に送
出する論理積回路とを設け、前記トライステート・バッ
ファが出力側に低レベルの信号を送出している時、前記
入力端子に高レベルの入力信号を送出した後、前記制御
信号端子に高レベルの制御信号を送出することにより、
該トライステート・バッファが出力側に高レベルの信号
を送出した後、出力インピーダンスを高くする構成とす
る。
して情報処理装置の処理性能を高めるトライステート・
バッファ回路に関する。
バッファ回路に関する。
情報処理装置のバスや制御信号線等を経て受信回路に二
値信号を送出する場合、出力側の信号レベルを高レベル
又は低レベルに変化させると共に、出力インピーダンス
を高くしてバスや制御信号線等に影響を与えないように
するトライステート・バッファが使用される。
値信号を送出する場合、出力側の信号レベルを高レベル
又は低レベルに変化させると共に、出力インピーダンス
を高くしてバスや制御信号線等に影響を与えないように
するトライステート・バッファが使用される。
ところで、トライステート・バッファの出力側を低レベ
ルから高レベルに変化させ、出力インピーダンスを高く
した時、出力側の信号レベルが確定するまでに時間がか
かるが、この時間はバスや制御信号線等が使用出来ず、
情報処理装置の処理性能を低下させるので、可能な限り
短いことが必要である。
ルから高レベルに変化させ、出力インピーダンスを高く
した時、出力側の信号レベルが確定するまでに時間がか
かるが、この時間はバスや制御信号線等が使用出来ず、
情報処理装置の処理性能を低下させるので、可能な限り
短いことが必要である。
本発明は情報処理装置のバス等をトライステート制御す
るトライステート・バッファに係り、特にトライステー
ト制御を高速化することを可能と〔従来の技術〕 第３図は従来技術の一例を説明するブロック図で、第４
図は第３図の動作を説明するタイムチャートである。
るトライステート・バッファに係り、特にトライステー
ト制御を高速化することを可能と〔従来の技術〕 第３図は従来技術の一例を説明するブロック図で、第４
図は第３図の動作を説明するタイムチャートである。
トライステート・バッファ１の入力線■を、第４図■に
示す如く低レベル（Ｌ）とし、制御線■を、第４図■に
示す如く、高レベル（Ｈ）から低レベルに変化させた後
、又高レベルに変化させると、出力線■の電位は第４図
■に示す如く、制御線■の低レベルへの立ち下がりに同
期して、低レベルに変化するが、制御線■が再び高レベ
ルに変化した時、トライステート・バッファ１の出力線
■に接続されたトライステート・バッファ２が、出力線
■を高レベルに駆動しない限り、出力線■の電位はトラ
イステート・バッファ１の動作時間遅延した後、■に示
す時間内に徐々に上昇して、高レベルに到達する。
示す如く低レベル（Ｌ）とし、制御線■を、第４図■に
示す如く、高レベル（Ｈ）から低レベルに変化させた後
、又高レベルに変化させると、出力線■の電位は第４図
■に示す如く、制御線■の低レベルへの立ち下がりに同
期して、低レベルに変化するが、制御線■が再び高レベ
ルに変化した時、トライステート・バッファ１の出力線
■に接続されたトライステート・バッファ２が、出力線
■を高レベルに駆動しない限り、出力線■の電位はトラ
イステート・バッファ１の動作時間遅延した後、■に示
す時間内に徐々に上昇して、高レベルに到達する。
この■に示す時間は、電源Ｖから出力線■に電流を供給
する抵抗４と、出力線■と出力線■に接続される機器等
に備わる浮遊容量５とによって構成される時定数によっ
て定まる。
する抵抗４と、出力線■と出力線■に接続される機器等
に備わる浮遊容量５とによって構成される時定数によっ
て定まる。
従って、出力線■の電位によって駆動される受信回路の
素子、例えばＡＮＤ回路３の出力線■の信号レベルが、
■に示す時間内では、第４図■の■に示す如く、不安定
となる。
素子、例えばＡＮＤ回路３の出力線■の信号レベルが、
■に示す時間内では、第４図■の■に示す如く、不安定
となる。
上記の如く、従来は抵抗４と浮遊容量５との時定数によ
って定まる時間が経過した後でないと、出力線■の信号
レベルは確定しないため、トライステート・バッファ１
の制御線■によってトライステート制御を行う場合、こ
の不確定な時間が経過してから、次のトライステート制
御を行う必要がある。
って定まる時間が経過した後でないと、出力線■の信号
レベルは確定しないため、トライステート・バッファ１
の制御線■によってトライステート制御を行う場合、こ
の不確定な時間が経過してから、次のトライステート制
御を行う必要がある。
従って、この不確定な時間の間はバスや制御信号線等が
使用出来ないため、情報処理装置の処理性能が低下する
という問題がある。
使用出来ないため、情報処理装置の処理性能が低下する
という問題がある。
本発明はこのような問題点に鑑み、トライステート・バ
ッファ１の制御線■を高レベルとする前に、入力線■を
高レベルとして出力線■を高レベルに駆動することで、
浮遊容量５の影響を無くして、出力線■のレベルを速や
かに確定し、トライステート制御を高速化して、情報処
理装置の処理性能を高めることを目的としている。
ッファ１の制御線■を高レベルとする前に、入力線■を
高レベルとして出力線■を高レベルに駆動することで、
浮遊容量５の影響を無くして、出力線■のレベルを速や
かに確定し、トライステート制御を高速化して、情報処
理装置の処理性能を高めることを目的としている。
そして、この目的は、第１図に示されるように、入力端
子に低レベルの入力信号が入り、制御信号端子に低レベ
ルの制御信号が入った時、低レベルの信号を出力側に送
出し、該制御信号が低レベルの時、該入力端子に高レベ
ルの入力信号が入ると、出力側に高レベルの信号を送出
すると共に、該制御信号が高レベルに変化すると出力イ
ンピーダンスを高くするトライステート・バッファ１と
、該トライステート・バッファ１の入力端子に対し入力
信号と制御信号とを論理和して送出する論理和回路６と
、 該制御信号を所定の時間遅延させる遅延回路７と、 前記制御信号と該遅延回路７が遅延させた制御信号とを
論理積して、該トライステート・バッファ１の制御信号
端子に送出する論理積回路８とを設け、 前記トライステート・バッファ１が出力側に低レベルの
信号を送出している時、前記入力端子に高レベルの入力
信号を送出した後、前記制御信号端子に高レベルの制御
信号を送出することで、該トライステート・バッファ１
が出力側に高レベルの信号を送出した後、出力インピー
ダンスを高くすることにより達成される。
子に低レベルの入力信号が入り、制御信号端子に低レベ
ルの制御信号が入った時、低レベルの信号を出力側に送
出し、該制御信号が低レベルの時、該入力端子に高レベ
ルの入力信号が入ると、出力側に高レベルの信号を送出
すると共に、該制御信号が高レベルに変化すると出力イ
ンピーダンスを高くするトライステート・バッファ１と
、該トライステート・バッファ１の入力端子に対し入力
信号と制御信号とを論理和して送出する論理和回路６と
、 該制御信号を所定の時間遅延させる遅延回路７と、 前記制御信号と該遅延回路７が遅延させた制御信号とを
論理積して、該トライステート・バッファ１の制御信号
端子に送出する論理積回路８とを設け、 前記トライステート・バッファ１が出力側に低レベルの
信号を送出している時、前記入力端子に高レベルの入力
信号を送出した後、前記制御信号端子に高レベルの制御
信号を送出することで、該トライステート・バッファ１
が出力側に高レベルの信号を送出した後、出力インピー
ダンスを高くすることにより達成される。
上記の如く構成することにより、出力側を高レベルに駆
動して、浮遊容量５の影響を無くしてから、出力インピ
ーダンスを高インピーダンスとするため、トライステー
ト・バッファ１の出力インピーダンスが高くなった時点
で、出力線■の信号レベルが確定する。
動して、浮遊容量５の影響を無くしてから、出力インピ
ーダンスを高インピーダンスとするため、トライステー
ト・バッファ１の出力インピーダンスが高くなった時点
で、出力線■の信号レベルが確定する。
従って、トライステート制御を必要とするバスや制御信
号線等の高速化が可能で、情報処理装置の処理性能を高
めることが出来る。
号線等の高速化が可能で、情報処理装置の処理性能を高
めることが出来る。
第１図は本発明の一実施例を示す回路のブロック図で、
第２図は第１図の動作を説明するタイムチャートである
。
第２図は第１図の動作を説明するタイムチャートである
。
第３図と同一符号は同一機能のものを示す。ＯＲ＠路６
の入力線■を、第２図■に示す如く低レベルとし、制御
線■の制御信号を第２図■に示す如く、高レベルから低
レベルに変化させると、ＯＲ回路６はトライステート・
バッファ１の入力端子に低レベルの入力信号を送出する
。
の入力線■を、第２図■に示す如く低レベルとし、制御
線■の制御信号を第２図■に示す如く、高レベルから低
レベルに変化させると、ＯＲ回路６はトライステート・
バッファ１の入力端子に低レベルの入力信号を送出する
。
又、ＡＮＤ回路８は第２図■に示す如く、制御線■の制
御信号が低レベルとなったため、ＡＮＤ回路８の動作時
間遅延した低レベルの制御信号をトライステート・バッ
ファ１の制御信号端子に送出する。
御信号が低レベルとなったため、ＡＮＤ回路８の動作時
間遅延した低レベルの制御信号をトライステート・バッ
ファ１の制御信号端子に送出する。
従って、トライステート・バッファ１は出力側に第２図
■に示す如く、低レベルの信号を送出する。
■に示す如く、低レベルの信号を送出する。
又、遅延回路７は第２図■に示す如く、低レベルとなっ
た制御信号を所定の時間遅延させて、ＡＮＤ回路８に送
出する。
た制御信号を所定の時間遅延させて、ＡＮＤ回路８に送
出する。
制御線■の制御信号が、第２図■に示す如く、高レベル
に変化すると、ＯＲ回路６はトライステート・バッファ
１の入力端子に高レベルの入力信号を送出する。従って
、トライステート・バッファｌは出力側に高レベルの信
号を送出するため、第２図■に示す如（、出力線■の信
号レベルは、浮遊容量５の影響を除き、急速に立ち上が
って、高レベルとなる。
に変化すると、ＯＲ回路６はトライステート・バッファ
１の入力端子に高レベルの入力信号を送出する。従って
、トライステート・バッファｌは出力側に高レベルの信
号を送出するため、第２図■に示す如（、出力線■の信
号レベルは、浮遊容量５の影響を除き、急速に立ち上が
って、高レベルとなる。
又、高レベルに変化した制御信号は、遅延回路７で第２
図■に示す如く遅延し、ＡＮＤ回路８に送出される。従
って、ＡＮＤ回路８の出力は、第２図■に示す如く、高
レベルとなって、トライステート・バッファ１の制御信
号端子に送出される。
図■に示す如く遅延し、ＡＮＤ回路８に送出される。従
って、ＡＮＤ回路８の出力は、第２図■に示す如く、高
レベルとなって、トライステート・バッファ１の制御信
号端子に送出される。
従って、トライステート・バッファ１の出力インピーダ
ンスは、第２図■に示す時間遅延して、高インピーダン
スとなる。
ンスは、第２図■に示す時間遅延して、高インピーダン
スとなる。
そして、トライステート・バッファ１の出力インピーダ
ンスが高くなった時点で、出力線■の信号レベルが確定
し、この［相］に示す遅延時間は、第４図■に示す時間
に比し小さいため、制御信号を高レベルとしてから、信
号レベルが確定するまでの時間を短縮することが出来る
。
ンスが高くなった時点で、出力線■の信号レベルが確定
し、この［相］に示す遅延時間は、第４図■に示す時間
に比し小さいため、制御信号を高レベルとしてから、信
号レベルが確定するまでの時間を短縮することが出来る
。
以上説明した如く、本発明はトライステート・バッファ
の出力信号レベルを短時間で確定することが出来るため
、トライステート制御を必要とするバスや制御信号線等
の高速化が可能となり、情報処理装置の処理性能を高め
ることが出来る。
の出力信号レベルを短時間で確定することが出来るため
、トライステート制御を必要とするバスや制御信号線等
の高速化が可能となり、情報処理装置の処理性能を高め
ることが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は第１図の動作を説明するタイムチャート、第３
図は従来技術の一例を説明するブロック図、第４図は第
３図の動作を説明するタイムチャートである。 図において、 １．２はトライステート・バッファ、 ３．８はＡＮＤ回路、 ４は抵抗、 ５は浮遊容量、 ６はＯＲ回路、 不発８目０−東雲１炉１吃チ１、ず回ｙ各ｎゾロ・、７
記薯 １ ｌ ￥１医りのψηイｖＫ説ロ月イ）タイム千ヤード７ ２
ロ
図は従来技術の一例を説明するブロック図、第４図は第
３図の動作を説明するタイムチャートである。 図において、 １．２はトライステート・バッファ、 ３．８はＡＮＤ回路、 ４は抵抗、 ５は浮遊容量、 ６はＯＲ回路、 不発８目０−東雲１炉１吃チ１、ず回ｙ各ｎゾロ・、７
記薯 １ ｌ ￥１医りのψηイｖＫ説ロ月イ）タイム千ヤード７ ２
ロ
Claims (1)
- 【特許請求の範囲】 入力端子に低レベルの入力信号が入り、制御信号端子
に低レベルの制御信号が入った時、低レベルの信号を出
力側に送出し、該制御信号が低レベルの時、該入力端子
に高レベルの入力信号が入ると、出力側に高レベルの信
号を送出すると共に、該制御信号が高レベルに変化する
と出力インピーダンスを高くするトライステート・バッ
ファと、該トライステート・バッファの入力端子に対し
入力信号と制御信号とを論理和して送出する論理和回路
と、 該制御信号を所定の時間遅延させる遅延回路と、前記制
御信号と該遅延回路が遅延させた制御信号とを論理積し
て、該トライステート・バッファの制御信号端子に送出
する論理積回路とを設け、前記トライステート・バッフ
ァが出力側に低レベルの信号を送出している時、前記入
力端子に高レベルの入力信号を送出した後、前記制御信
号端子に高レベルの制御信号を送出することにより、該
トライステート・バッファが出力側に高レベルの信号を
送出した後、出力インピーダンスを高くすることを特徴
とするトライステート・バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049841A JPH03252218A (ja) | 1990-03-01 | 1990-03-01 | トライステート・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049841A JPH03252218A (ja) | 1990-03-01 | 1990-03-01 | トライステート・バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252218A true JPH03252218A (ja) | 1991-11-11 |
Family
ID=12842303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049841A Pending JPH03252218A (ja) | 1990-03-01 | 1990-03-01 | トライステート・バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252218A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260911A (ja) * | 1991-01-24 | 1992-09-16 | Mitsubishi Electric Corp | 制御バス・ドライバー |
| US5585742A (en) * | 1994-07-11 | 1996-12-17 | Nec Corporation | Bus drivers using skew compensation delay circuits for enabling tristate output buffers |
| US5680065A (en) * | 1994-10-21 | 1997-10-21 | Lg Semicon Co., Ltd. | Small computer system interface bus driving circuit with unique enable circuitry |
-
1990
- 1990-03-01 JP JP2049841A patent/JPH03252218A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260911A (ja) * | 1991-01-24 | 1992-09-16 | Mitsubishi Electric Corp | 制御バス・ドライバー |
| US5585742A (en) * | 1994-07-11 | 1996-12-17 | Nec Corporation | Bus drivers using skew compensation delay circuits for enabling tristate output buffers |
| US5680065A (en) * | 1994-10-21 | 1997-10-21 | Lg Semicon Co., Ltd. | Small computer system interface bus driving circuit with unique enable circuitry |
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