JPH03185539A - data processing equipment - Google Patents
data processing equipmentInfo
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- JPH03185539A JPH03185539A JP1325669A JP32566989A JPH03185539A JP H03185539 A JPH03185539 A JP H03185539A JP 1325669 A JP1325669 A JP 1325669A JP 32566989 A JP32566989 A JP 32566989A JP H03185539 A JPH03185539 A JP H03185539A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実行中のプログラムが複数の空間のオペラン
ドを同時にアクセスすることができるデータ処理装置に
関し、特に空間アドレスと空間アドレス変換後の基点ア
ドレスの対を記憶する空間アドレス変換バッファを有す
るデータ処理装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a data processing device that allows a program being executed to access operands in multiple spaces simultaneously, and in particular to a spatial address and a base point after spatial address conversion. The present invention relates to a data processing device having a spatial address translation buffer for storing pairs of addresses.
従来、複数のアドレス空間制御方法については、アイ・
ビー・エム、システムジャーナル、２８巻。Conventionally, multiple address space control methods have been
B.M. System Journal, Volume 28.
１ （１９８９年）第１５頁から第３８頁（ＩＢＭ。1 (1989) pp. 15-38 (IBM.
Ｓｙｓｔｅｍ Ｊｏｕｒｎａｌ、ＶＯＬ２８．Ｎｏｌ
、１９８９．ＰＰ１５−３８）において論じられている
。System Journal, VOL28. Nol
, 1989. PP15-38).
また、アドレス空間上のアドレスと空間アドレス変換後
の基点アドレスの対を記憶するバッファについては、ア
イ・ビー・エム、エンタブライズ・システム・アーキテ
クチャ／３７０．プリアンプル・オブ・オペレーション
頁５−４６〜５−４８゜、頁１０−５３ （ＩＢＭ、Ｅ
ｎｔｅｒｐｒｉｓｅ。Further, a buffer for storing a pair of an address in the address space and a base address after spatial address conversion is described in IBM, Enterprise System Architecture/370. Preamble of Operations pp. 5-46-5-48°, pp. 10-53 (IBM, E
enterprise.
Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ／３７０、
Ｐｒ１ｎｃｐｌｅｓ ｏｆ ０ｐｅｒｔｉ。System Architecture/370,
Pr1ncples of 0perti.
ｎ、ＰＰ５−４６〜５−４８．ＰＰｌ０−５３）に論じ
られており、バッファのパージを指示する命令があり、
空間アドレス変換テーブルを変更した場合は、この命令
によって、バッファが無効化される。n, PP5-46 to 5-48. PPl0-53), there is an instruction to purge the buffer,
If the spatial address translation table has been modified, this instruction invalidates the buffer.
しかしながら、上記従来技術は、前記変換バッファのア
クセスの高速化と無効化処理の高速化について考慮され
ていないという問題があった。However, the above-described conventional technology has a problem in that it does not take into consideration speeding up access to the conversion buffer and speeding up invalidation processing.
本発明は、前記問題点を解決するためになされたもので
ある。The present invention has been made to solve the above problems.
本発明の目的は、空間アドレス変換バッファの無効化処
理が高速にできるデータ処理装置を提供することにある
。An object of the present invention is to provide a data processing device that can quickly invalidate a spatial address translation buffer.
前記目的を達成するために、命令によりベースレジスタ
として使用する汎用レジスタと、該汎用レジスタと対応
するアクセスレジスタとを備え、アドレス計算時、前記
アクセスレジスタの内容を仮想空間アドレスとして、複
数の仮想空間アクセスを行い、かつ、仮想空間アドレス
から空間アドレス変換を行うことにより、仮想空間の実
アドレス変換のための基点アドレスを求め、該基点アド
レスを用いて実アドレス変換を行う多重仮想空間アドレ
ス方式のデータ処理装置において、空間アドレスと空間
アドレス変換後の基点アドレスとの対を記憶する空間ア
ドレス変換バッファに識別子フィールドを設け、さらに
バッファ識別子レジスタを設け、与えられた空間アドレ
スに対し、空間アドレスの変換対が記憶されているか否
かを検出する条件に前記バッファ識別子レジスタの内容
と前記識別子フィールドの値の一致を含むようにした。In order to achieve the above purpose, a general-purpose register used as a base register according to an instruction and an access register corresponding to the general-purpose register are provided, and when an address is calculated, the contents of the access register are used as a virtual space address and a plurality of virtual spaces are used. Data in a multiple virtual space address method that obtains a base address for real address translation in virtual space by accessing and performing space address translation from the virtual space address, and performs real address translation using the base address. In the processing device, an identifier field is provided in a spatial address conversion buffer that stores a pair of a spatial address and a base address after spatial address conversion, and a buffer identifier register is also provided to store a spatial address conversion pair for a given spatial address. The condition for detecting whether or not the buffer identifier register is stored includes a match between the contents of the buffer identifier register and the value of the identifier field.
また、前記識別子レジスタの内容を、それまでに使用し
ていない値にすることによって、前記変換バッファをパ
ージするようにした。Further, the conversion buffer is purged by setting the contents of the identifier register to a value that has not been used so far.
さらに、前記識別子レジスタの内容には、仮想計算機識
別子を含むようにした。Furthermore, the contents of the identifier register include a virtual machine identifier.
前記バッファ識別子レジスタは、変換バッファ無効化命
令または無効化処理が必要とされるごとに新たな値にさ
れ、また、変換バッファ内の変換対にある基点アドレス
と識別子フィールドは、空間アドレスをアクセスした時
に対応する空間アドレス変換後の基点アドレスが、変換
バッファに存在しなかった場合に、空間アドレス変換を
おこない、その結果の基点アドレスと、その時の変換バ
ッファ識別子レジスタの内容が登録される。従って、空
間アドレスアクセス時に、前記変換バッファを検索して
、識別子レジスタの内容と、変換バッファ内の識別子フ
ィールドが不一致であれば、その変換対は、その空間ア
ドレスに対しては、無効となる。The buffer identifier register is updated to a new value each time a translation buffer invalidation instruction or invalidation process is required, and the base address and identifier fields of the translation pair in the translation buffer are updated to access the spatial address. If the base point address after the corresponding spatial address conversion does not exist in the conversion buffer, the spatial address conversion is performed, and the resulting base point address and the contents of the conversion buffer identifier register at that time are registered. Therefore, when accessing a spatial address, the translation buffer is searched and if the content of the identifier register and the identifier field in the translation buffer do not match, the translation pair becomes invalid for that spatial address.
前記バッファ識別子レジスタ内に仮想計算機識別子を含
ませることにより、仮想計算機の切替えごとに変換バッ
ファを無効化する必要がなくなる。By including the virtual machine identifier in the buffer identifier register, there is no need to invalidate the conversion buffer every time a virtual machine is switched.
以下、本発明の一実施例を図面を用いて具体的に説明す
る。Hereinafter, one embodiment of the present invention will be specifically described using the drawings.
第１図は、本発明の一実施例を示すブロック図であり、
一般命令のオペランドデータ読み出し時の実アドレスを
求める動作に必要なブロック図である。命令１は、ＲＸ
形式で第２オペランドがＲ１フィールドで示す汎用レジ
スタにロードされるような仕様となっている。FIG. 1 is a block diagram showing one embodiment of the present invention,
FIG. 4 is a block diagram necessary for an operation to obtain a real address when reading operand data of a general instruction. Instruction 1 is RX
The specification is such that the second operand is loaded into the general-purpose register indicated by the R1 field.
命令１の８２フイールド及びｘ２フィールドの内容は、
信号線５，６を介して汎用レジスタ群７に与えられ、各
々が１つの汎用レジスタを選択する。これらの選択され
た汎用レジスタの内容と信号線９を介した命令１のＤ２
フィールドの内容とは、アドレス計算器ｌＯによって加
算される。アドレス計算の結果、仮想空間内部のアドレ
スとなる実行論理アドレスを求め、この実行論理アドレ
スを信号線２２を介して論理アドレス変換機構２３に送
出する。The contents of field 82 and field x2 of instruction 1 are as follows:
It is applied to general-purpose register group 7 via signal lines 5 and 6, and each selects one general-purpose register. The contents of these selected general-purpose registers and D2 of instruction 1 via signal line 9
The contents of the field are added by the address calculator IO. As a result of the address calculation, an execution logical address that is an address inside the virtual space is obtained, and this execution logical address is sent to the logical address translation mechanism 23 via the signal line 22.
一方、命令のＢ２フィールドにより選択された汎用レジ
スタに対応するアクセスレジスタ（ＡＲ）群８内の一つ
のＡＲ内の内容が読み出され、信号線１１を介してＡＬ
Ｂエントリ制御回路２４へ送出され、空間アドレス変換
バッファ（ＡＬＵ）１Ｇがアクセスされる。ＡＬＢｌＧ
のエントリはエントリ内の情報が有効か否かを示すＶフ
ィールド、ＡＬＢエントリの識別子を示すＡＬＢＩＤ、
アクセスレジスタの内容と、それに基づいて、空間アド
レス変換の結果水められた基点アドレス（ＳＴＯ）の内
容などからなる。信号線１２を介してアクセスされたＡ
ＬＢエントリのＶフィールドがバリッドであり、そのと
き選択されているＡＲの内容と、エントリ内のアクセス
レジスタの内容が等しくて、かつ、識別子レジスタ１７
の値と、エントリ内のＡＬＢＩＤの値の一致が比較回路
１８によって検出されるとエントリ内の基点アドレス（
ＳＴＯ）が基点アドレスレジスタ１９送出される。On the other hand, the contents of one AR in the access register (AR) group 8 corresponding to the general-purpose register selected by the B2 field of the instruction are read out and sent to the AL via the signal line 11.
The signal is sent to the B entry control circuit 24, and the spatial address translation buffer (ALU) 1G is accessed. ALBlG
The entry includes a V field that indicates whether the information in the entry is valid, an ALBID that indicates the identifier of the ALB entry,
It consists of the contents of the access register and the contents of the base address (STO) that has been waterlogged as a result of spatial address conversion based on the contents. A accessed via signal line 12
The V field of the LB entry is valid, the contents of the AR selected at that time are equal to the contents of the access register in the entry, and the identifier register 17
When the comparison circuit 18 detects a match between the value of ALBID in the entry and the value of ALBID in the entry, the base point address in the entry (
STO) is sent to the base address register 19.
ＡＬＢに前記条件を満たすエントリが存在しなかった場
合５選択されたＡＲの内容をもとに主記憶２の空間アド
レス変換テーブル３が読み出され、空間アドレス変換機
構４を介して得られた基点アドレスの値が、信号線１５
を介して、Ａ Ｌ Ｂ １Ｇ内の該当するエントリ内の
ＳＴＯフィールドに設定され、また基点アドレスレジス
タ１９にも設定される。If there is no entry in the ALB that satisfies the above conditions, the spatial address conversion table 3 in the main memory 2 is read out based on the contents of the selected AR, and the base point obtained via the spatial address conversion mechanism 4 is read out. The address value is signal line 15
is set in the STO field in the corresponding entry in ALB1G, and also in the base address register 19.
そのとき該ＡＬＢエントリのＶフィールドは、バリッド
値が設定され、ＡＬＢＩＤフィールドには識別子レジス
タ（ＩＤ）１７の内容が設定される。At this time, a valid value is set in the V field of the ALB entry, and the contents of the identifier register (ID) 17 are set in the ALBID field.
基点アドレスレジスタ１９の内容は、信号線２１を介し
て論理アドレス変換機構２３へ送出され、アドレス計算
器１０の結果を用いて、実アドレスに変換され、それに
よってバッファ記憶装置がアクセスされる。The contents of the base address register 19 are sent via signal line 21 to the logical address translation mechanism 23 and, using the result of the address calculator 10, are translated into real addresses, thereby accessing the buffer storage.
次に第１図を用いて、ＡＬＢの無効化処理を説明する。Next, ALB invalidation processing will be explained using FIG. 1.
ＡＬＢ無効命令は、それまでに登録したＡＬＢ情報を使
用しないようにするのが目的であるので、ＡＬＢ！＃、
効命令が発行されたら識別子レジスタ１７の内容を、そ
れまで使用していない値に設定する。識別子レジスタ１
７がとり得る全ての値を使用してしまった場合のみ、Ａ
ＬＢエントリのＶフィールドを無効値にすることとし、
それ以外の場合は、ＡＬＢ無効処理のためにＡＬＢをア
クセスしない。The purpose of the ALB invalidation command is to prevent the use of previously registered ALB information, so ALB! #,
When a valid instruction is issued, the contents of the identifier register 17 are set to a value that has not been used so far. identifier register 1
A only if all possible values of 7 have been used.
The V field of the LB entry is set to an invalid value,
In other cases, the ALB is not accessed for ALB invalidation processing.
次に、仮想計算機システムにおけるＡＬＢ Ｉ Ｄの使
用方法について、第２．３．４図を用いて説明する。Next, how to use ALB ID in the virtual computer system will be explained using FIG. 2.3.4.
第２図は、仮想計算機システムの構成を示す。FIG. 2 shows the configuration of the virtual computer system.
いま、ホスト上に仮想計算機が３個存在し、各々ＶＭＩ
、ＶＭ２．ＶＭ３と呼び、各々のｖＭ識別子番号（ＶＭ
Ｉ Ｄ）を１．２．３とする。ホストのＶＭＩＤはＯ
とする。Currently, there are three virtual machines on the host, each with VMI
, VM2. VM3, and each vM identifier number (VM
ID) is set to 1.2.3. Host VMID is O
shall be.
第３図は、該仮想計算機システム実行中のＶＭＩＤの値
の切替えを示している。ＶＭＩＤが異なる状態間では、
ＡＲの内容が等しくても、同−ＡＬＢエントリ内の情報
を使用できないようにするために、ＶＭＩＤ切替わり時
に第４図の識別子レジスタ（ＩＤ）１７の内容を更新す
る。すなわち、識別子レジスタの内容は、ＶＭＩＤを含
むようにし、ＡＬＢ無効処理時はＩＤ内のＶＭＩＤ以外
の部分即ちＡＩＤフィールドを更新する。ＶＭ終了時は
ＡＬＢ ＩＤ管理テーブル２５のＶＭＩＤの一致するエ
ントリに、ＩＤの内容を設定しておき、再び、同じＶＭ
ＩＤのＶＭが走行するときに、その値をＩＤ１７に設定
する。ホスト走行時も同様にＶＭＩＤ＝Ｏに対応するＡ
ＬＢＩＤ管理テーブル２５のエントリの値をＩＤ１７に
設定する。FIG. 3 shows switching of the VMID value during execution of the virtual computer system. Between states with different VMIDs,
Even if the contents of the ARs are the same, the contents of the identifier register (ID) 17 in FIG. 4 are updated at the time of VMID switching so that the information in the same ALB entry cannot be used. That is, the contents of the identifier register are made to include the VMID, and during ALB invalidation processing, the portion of the ID other than the VMID, that is, the AID field, is updated. When the VM is terminated, set the ID contents to the entry that matches the VM ID in the ALB ID management table 25, and restart the same VM again.
When the VM with ID runs, the value is set to ID17. Similarly, when running the host, A corresponding to VMID=O
The entry value of the LBID management table 25 is set to ID17.
このように、識別子レジスタ（ＩＤ）１７にＶＭＩＤ値
を含ませることにより、ＶＭ切替えごとにＡＬＢをパー
ジしなくてよい。In this way, by including the VMID value in the identifier register (ID) 17, it is not necessary to purge the ALB every time a VM is switched.
以上、説明したように、本発明によれば、ＡＬＢ無効化
処理を、識別子レジスタを更新することにより行ってい
るので、ＡＬＢ無効化処理が高速にできる。As described above, according to the present invention, the ALB invalidation process is performed by updating the identifier register, so the ALB invalidation process can be performed at high speed.
また、仮想計算機の切替え毎にＡＬＢを無効化する必要
がないので、ＡＬＢの使用効率が向上する。Furthermore, since there is no need to invalidate the ALB each time a virtual machine is switched, the efficiency of ALB usage is improved.
第１図は、本発明の一実施例の構成を示すブロック図、
第２図は、仮想計算機のシステム構成を示す図、第３図
は、ＶＭＩＤの遷移を示す図。
第４図は、仮想計算機システムにおけるＡＬＢＩＤ管理
テーブルとＡＬＢ ＩＤの比較を示す図である。
図中、１・・・命令、２・・・主記憶、３・・・空間ア
ドレス変換テーブル、４・・・空間アドレス変換機構、
７・・・汎用レジスタ群、８・・・アクセスレジスタ群
、１６・・・空間アドレス変換バッファ（ＡＬＢ）、１
７・・・識別子レジスタ、 １９・・・基点アドレスレ
ジスタ、２５・・・ＡＬＢＩＤ管理テーブル。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a diagram showing the system configuration of a virtual machine, and FIG. 3 is a diagram showing VMID transition. FIG. 4 is a diagram showing a comparison of the ALBID management table and ALB ID in the virtual computer system. In the figure, 1... Instruction, 2... Main memory, 3... Space address conversion table, 4... Space address conversion mechanism,
7... General-purpose register group, 8... Access register group, 16... Space address translation buffer (ALB), 1
7...Identifier register, 19...Base address register, 25...ALBID management table.
Claims (1)
、該汎用レジスタに対応するアクセスレジスタと、該ア
クセスレジスタの内容と空間アドレス変換後の基点アド
レスとの対を記憶する空間アドレス変換バッファとを備
え、該バッファ内の前記基点アドレスを用いて仮想空間
アドレスを実空間アドレスに変換する多重仮想空間アド
レス方式のデータ処理装置において、前記変換バッファ
内に識別子フィールドを設け、該フィールドの値が所定
の値であるか否かを比較する手段を設け、比較の結果一
致したとき変換対を有効とすることを特徴とするデータ
処理装置。 ２、前記所定の値は、識別子レジスタに設定されている
ことを特徴とする請求項１記載のデータ処理装置。 ３、前記識別子レジスタに、前記バッファ内のフィール
ドで使用されていない値を設定することにより前記バッ
ファをパージすることを特徴とする請求項２記載のデー
タ処理装置。 ４、前記識別子レジスタの内容には、仮想計算機識別子
が含まれていることを特徴とする請求項２記載のデータ
処理装置。[Claims] 1. A space for storing a general-purpose register specified by the base register of an instruction, an access register corresponding to the general-purpose register, and a pair of the contents of the access register and the base address after spatial address conversion. an address translation buffer, and converts a virtual space address into a real space address using the base address in the buffer, an identifier field is provided in the translation buffer, and an identifier field is provided in the translation buffer; 1. A data processing device comprising means for comparing whether or not the value of is a predetermined value, and the conversion pair is validated when the comparison results in a match. 2. The data processing device according to claim 1, wherein the predetermined value is set in an identifier register. 3. The data processing apparatus according to claim 2, wherein the buffer is purged by setting a value that is not used in a field in the buffer in the identifier register. 4. The data processing device according to claim 2, wherein the contents of the identifier register include a virtual machine identifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325669A JPH03185539A (en) | 1989-12-14 | 1989-12-14 | data processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325669A JPH03185539A (en) | 1989-12-14 | 1989-12-14 | data processing equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185539A true JPH03185539A (en) | 1991-08-13 |
Family
ID=18179394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325669A Pending JPH03185539A (en) | 1989-12-14 | 1989-12-14 | data processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185539A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508598A (en) * | 2004-07-30 | 2008-03-21 | インテル コーポレイション | Preserving processor resources during architectural events |
-
1989
- 1989-12-14 JP JP1325669A patent/JPH03185539A/en active Pending
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