JPH03185539A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH03185539A JPH03185539A JP1325669A JP32566989A JPH03185539A JP H03185539 A JPH03185539 A JP H03185539A JP 1325669 A JP1325669 A JP 1325669A JP 32566989 A JP32566989 A JP 32566989A JP H03185539 A JPH03185539 A JP H03185539A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実行中のプログラムが複数の空間のオペラン
ドを同時にアクセスすることができるデータ処理装置に
関し、特に空間アドレスと空間アドレス変換後の基点ア
ドレスの対を記憶する空間アドレス変換バッファを有す
るデータ処理装置に関する。
ドを同時にアクセスすることができるデータ処理装置に
関し、特に空間アドレスと空間アドレス変換後の基点ア
ドレスの対を記憶する空間アドレス変換バッファを有す
るデータ処理装置に関する。
従来、複数のアドレス空間制御方法については、アイ・
ビー・エム、システムジャーナル、２８巻。
ビー・エム、システムジャーナル、２８巻。
１ （１９８９年）第１５頁から第３８頁（ＩＢＭ。
Ｓｙｓｔｅｍ Ｊｏｕｒｎａｌ、ＶＯＬ２８．Ｎｏｌ
、１９８９．ＰＰ１５−３８）において論じられている
。
、１９８９．ＰＰ１５−３８）において論じられている
。
また、アドレス空間上のアドレスと空間アドレス変換後
の基点アドレスの対を記憶するバッファについては、ア
イ・ビー・エム、エンタブライズ・システム・アーキテ
クチャ／３７０．プリアンプル・オブ・オペレーション
頁５−４６〜５−４８゜、頁１０−５３ （ＩＢＭ、Ｅ
ｎｔｅｒｐｒｉｓｅ。
の基点アドレスの対を記憶するバッファについては、ア
イ・ビー・エム、エンタブライズ・システム・アーキテ
クチャ／３７０．プリアンプル・オブ・オペレーション
頁５−４６〜５−４８゜、頁１０−５３ （ＩＢＭ、Ｅ
ｎｔｅｒｐｒｉｓｅ。
Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ／３７０、
Ｐｒ１ｎｃｐｌｅｓ ｏｆ ０ｐｅｒｔｉ。
Ｐｒ１ｎｃｐｌｅｓ ｏｆ ０ｐｅｒｔｉ。
ｎ、ＰＰ５−４６〜５−４８．ＰＰｌ０−５３）に論じ
られており、バッファのパージを指示する命令があり、
空間アドレス変換テーブルを変更した場合は、この命令
によって、バッファが無効化される。
られており、バッファのパージを指示する命令があり、
空間アドレス変換テーブルを変更した場合は、この命令
によって、バッファが無効化される。
しかしながら、上記従来技術は、前記変換バッファのア
クセスの高速化と無効化処理の高速化について考慮され
ていないという問題があった。
クセスの高速化と無効化処理の高速化について考慮され
ていないという問題があった。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、空間アドレス変換バッファの無効化処
理が高速にできるデータ処理装置を提供することにある
。
理が高速にできるデータ処理装置を提供することにある
。
前記目的を達成するために、命令によりベースレジスタ
として使用する汎用レジスタと、該汎用レジスタと対応
するアクセスレジスタとを備え、アドレス計算時、前記
アクセスレジスタの内容を仮想空間アドレスとして、複
数の仮想空間アクセスを行い、かつ、仮想空間アドレス
から空間アドレス変換を行うことにより、仮想空間の実
アドレス変換のための基点アドレスを求め、該基点アド
レスを用いて実アドレス変換を行う多重仮想空間アドレ
ス方式のデータ処理装置において、空間アドレスと空間
アドレス変換後の基点アドレスとの対を記憶する空間ア
ドレス変換バッファに識別子フィールドを設け、さらに
バッファ識別子レジスタを設け、与えられた空間アドレ
スに対し、空間アドレスの変換対が記憶されているか否
かを検出する条件に前記バッファ識別子レジスタの内容
と前記識別子フィールドの値の一致を含むようにした。
として使用する汎用レジスタと、該汎用レジスタと対応
するアクセスレジスタとを備え、アドレス計算時、前記
アクセスレジスタの内容を仮想空間アドレスとして、複
数の仮想空間アクセスを行い、かつ、仮想空間アドレス
から空間アドレス変換を行うことにより、仮想空間の実
アドレス変換のための基点アドレスを求め、該基点アド
レスを用いて実アドレス変換を行う多重仮想空間アドレ
ス方式のデータ処理装置において、空間アドレスと空間
アドレス変換後の基点アドレスとの対を記憶する空間ア
ドレス変換バッファに識別子フィールドを設け、さらに
バッファ識別子レジスタを設け、与えられた空間アドレ
スに対し、空間アドレスの変換対が記憶されているか否
かを検出する条件に前記バッファ識別子レジスタの内容
と前記識別子フィールドの値の一致を含むようにした。
また、前記識別子レジスタの内容を、それまでに使用し
ていない値にすることによって、前記変換バッファをパ
ージするようにした。
ていない値にすることによって、前記変換バッファをパ
ージするようにした。
さらに、前記識別子レジスタの内容には、仮想計算機識
別子を含むようにした。
別子を含むようにした。
前記バッファ識別子レジスタは、変換バッファ無効化命
令または無効化処理が必要とされるごとに新たな値にさ
れ、また、変換バッファ内の変換対にある基点アドレス
と識別子フィールドは、空間アドレスをアクセスした時
に対応する空間アドレス変換後の基点アドレスが、変換
バッファに存在しなかった場合に、空間アドレス変換を
おこない、その結果の基点アドレスと、その時の変換バ
ッファ識別子レジスタの内容が登録される。従って、空
間アドレスアクセス時に、前記変換バッファを検索して
、識別子レジスタの内容と、変換バッファ内の識別子フ
ィールドが不一致であれば、その変換対は、その空間ア
ドレスに対しては、無効となる。
令または無効化処理が必要とされるごとに新たな値にさ
れ、また、変換バッファ内の変換対にある基点アドレス
と識別子フィールドは、空間アドレスをアクセスした時
に対応する空間アドレス変換後の基点アドレスが、変換
バッファに存在しなかった場合に、空間アドレス変換を
おこない、その結果の基点アドレスと、その時の変換バ
ッファ識別子レジスタの内容が登録される。従って、空
間アドレスアクセス時に、前記変換バッファを検索して
、識別子レジスタの内容と、変換バッファ内の識別子フ
ィールドが不一致であれば、その変換対は、その空間ア
ドレスに対しては、無効となる。
前記バッファ識別子レジスタ内に仮想計算機識別子を含
ませることにより、仮想計算機の切替えごとに変換バッ
ファを無効化する必要がなくなる。
ませることにより、仮想計算機の切替えごとに変換バッ
ファを無効化する必要がなくなる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図であり、
一般命令のオペランドデータ読み出し時の実アドレスを
求める動作に必要なブロック図である。命令１は、ＲＸ
形式で第２オペランドがＲ１フィールドで示す汎用レジ
スタにロードされるような仕様となっている。
一般命令のオペランドデータ読み出し時の実アドレスを
求める動作に必要なブロック図である。命令１は、ＲＸ
形式で第２オペランドがＲ１フィールドで示す汎用レジ
スタにロードされるような仕様となっている。
命令１の８２フイールド及びｘ２フィールドの内容は、
信号線５，６を介して汎用レジスタ群７に与えられ、各
々が１つの汎用レジスタを選択する。これらの選択され
た汎用レジスタの内容と信号線９を介した命令１のＤ２
フィールドの内容とは、アドレス計算器ｌＯによって加
算される。アドレス計算の結果、仮想空間内部のアドレ
スとなる実行論理アドレスを求め、この実行論理アドレ
スを信号線２２を介して論理アドレス変換機構２３に送
出する。
信号線５，６を介して汎用レジスタ群７に与えられ、各
々が１つの汎用レジスタを選択する。これらの選択され
た汎用レジスタの内容と信号線９を介した命令１のＤ２
フィールドの内容とは、アドレス計算器ｌＯによって加
算される。アドレス計算の結果、仮想空間内部のアドレ
スとなる実行論理アドレスを求め、この実行論理アドレ
スを信号線２２を介して論理アドレス変換機構２３に送
出する。
一方、命令のＢ２フィールドにより選択された汎用レジ
スタに対応するアクセスレジスタ（ＡＲ）群８内の一つ
のＡＲ内の内容が読み出され、信号線１１を介してＡＬ
Ｂエントリ制御回路２４へ送出され、空間アドレス変換
バッファ（ＡＬＵ）１Ｇがアクセスされる。ＡＬＢｌＧ
のエントリはエントリ内の情報が有効か否かを示すＶフ
ィールド、ＡＬＢエントリの識別子を示すＡＬＢＩＤ、
アクセスレジスタの内容と、それに基づいて、空間アド
レス変換の結果水められた基点アドレス（ＳＴＯ）の内
容などからなる。信号線１２を介してアクセスされたＡ
ＬＢエントリのＶフィールドがバリッドであり、そのと
き選択されているＡＲの内容と、エントリ内のアクセス
レジスタの内容が等しくて、かつ、識別子レジスタ１７
の値と、エントリ内のＡＬＢＩＤの値の一致が比較回路
１８によって検出されるとエントリ内の基点アドレス（
ＳＴＯ）が基点アドレスレジスタ１９送出される。
スタに対応するアクセスレジスタ（ＡＲ）群８内の一つ
のＡＲ内の内容が読み出され、信号線１１を介してＡＬ
Ｂエントリ制御回路２４へ送出され、空間アドレス変換
バッファ（ＡＬＵ）１Ｇがアクセスされる。ＡＬＢｌＧ
のエントリはエントリ内の情報が有効か否かを示すＶフ
ィールド、ＡＬＢエントリの識別子を示すＡＬＢＩＤ、
アクセスレジスタの内容と、それに基づいて、空間アド
レス変換の結果水められた基点アドレス（ＳＴＯ）の内
容などからなる。信号線１２を介してアクセスされたＡ
ＬＢエントリのＶフィールドがバリッドであり、そのと
き選択されているＡＲの内容と、エントリ内のアクセス
レジスタの内容が等しくて、かつ、識別子レジスタ１７
の値と、エントリ内のＡＬＢＩＤの値の一致が比較回路
１８によって検出されるとエントリ内の基点アドレス（
ＳＴＯ）が基点アドレスレジスタ１９送出される。
ＡＬＢに前記条件を満たすエントリが存在しなかった場
合５選択されたＡＲの内容をもとに主記憶２の空間アド
レス変換テーブル３が読み出され、空間アドレス変換機
構４を介して得られた基点アドレスの値が、信号線１５
を介して、Ａ Ｌ Ｂ １Ｇ内の該当するエントリ内の
ＳＴＯフィールドに設定され、また基点アドレスレジス
タ１９にも設定される。
合５選択されたＡＲの内容をもとに主記憶２の空間アド
レス変換テーブル３が読み出され、空間アドレス変換機
構４を介して得られた基点アドレスの値が、信号線１５
を介して、Ａ Ｌ Ｂ １Ｇ内の該当するエントリ内の
ＳＴＯフィールドに設定され、また基点アドレスレジス
タ１９にも設定される。
そのとき該ＡＬＢエントリのＶフィールドは、バリッド
値が設定され、ＡＬＢＩＤフィールドには識別子レジス
タ（ＩＤ）１７の内容が設定される。
値が設定され、ＡＬＢＩＤフィールドには識別子レジス
タ（ＩＤ）１７の内容が設定される。
基点アドレスレジスタ１９の内容は、信号線２１を介し
て論理アドレス変換機構２３へ送出され、アドレス計算
器１０の結果を用いて、実アドレスに変換され、それに
よってバッファ記憶装置がアクセスされる。
て論理アドレス変換機構２３へ送出され、アドレス計算
器１０の結果を用いて、実アドレスに変換され、それに
よってバッファ記憶装置がアクセスされる。
次に第１図を用いて、ＡＬＢの無効化処理を説明する。
ＡＬＢ無効命令は、それまでに登録したＡＬＢ情報を使
用しないようにするのが目的であるので、ＡＬＢ！＃、
効命令が発行されたら識別子レジスタ１７の内容を、そ
れまで使用していない値に設定する。識別子レジスタ１
７がとり得る全ての値を使用してしまった場合のみ、Ａ
ＬＢエントリのＶフィールドを無効値にすることとし、
それ以外の場合は、ＡＬＢ無効処理のためにＡＬＢをア
クセスしない。
用しないようにするのが目的であるので、ＡＬＢ！＃、
効命令が発行されたら識別子レジスタ１７の内容を、そ
れまで使用していない値に設定する。識別子レジスタ１
７がとり得る全ての値を使用してしまった場合のみ、Ａ
ＬＢエントリのＶフィールドを無効値にすることとし、
それ以外の場合は、ＡＬＢ無効処理のためにＡＬＢをア
クセスしない。
次に、仮想計算機システムにおけるＡＬＢ Ｉ Ｄの使
用方法について、第２．３．４図を用いて説明する。
用方法について、第２．３．４図を用いて説明する。
第２図は、仮想計算機システムの構成を示す。
いま、ホスト上に仮想計算機が３個存在し、各々ＶＭＩ
、ＶＭ２．ＶＭ３と呼び、各々のｖＭ識別子番号（ＶＭ
Ｉ Ｄ）を１．２．３とする。ホストのＶＭＩＤはＯ
とする。
、ＶＭ２．ＶＭ３と呼び、各々のｖＭ識別子番号（ＶＭ
Ｉ Ｄ）を１．２．３とする。ホストのＶＭＩＤはＯ
とする。
第３図は、該仮想計算機システム実行中のＶＭＩＤの値
の切替えを示している。ＶＭＩＤが異なる状態間では、
ＡＲの内容が等しくても、同−ＡＬＢエントリ内の情報
を使用できないようにするために、ＶＭＩＤ切替わり時
に第４図の識別子レジスタ（ＩＤ）１７の内容を更新す
る。すなわち、識別子レジスタの内容は、ＶＭＩＤを含
むようにし、ＡＬＢ無効処理時はＩＤ内のＶＭＩＤ以外
の部分即ちＡＩＤフィールドを更新する。ＶＭ終了時は
ＡＬＢ ＩＤ管理テーブル２５のＶＭＩＤの一致するエ
ントリに、ＩＤの内容を設定しておき、再び、同じＶＭ
ＩＤのＶＭが走行するときに、その値をＩＤ１７に設定
する。ホスト走行時も同様にＶＭＩＤ＝Ｏに対応するＡ
ＬＢＩＤ管理テーブル２５のエントリの値をＩＤ１７に
設定する。
の切替えを示している。ＶＭＩＤが異なる状態間では、
ＡＲの内容が等しくても、同−ＡＬＢエントリ内の情報
を使用できないようにするために、ＶＭＩＤ切替わり時
に第４図の識別子レジスタ（ＩＤ）１７の内容を更新す
る。すなわち、識別子レジスタの内容は、ＶＭＩＤを含
むようにし、ＡＬＢ無効処理時はＩＤ内のＶＭＩＤ以外
の部分即ちＡＩＤフィールドを更新する。ＶＭ終了時は
ＡＬＢ ＩＤ管理テーブル２５のＶＭＩＤの一致するエ
ントリに、ＩＤの内容を設定しておき、再び、同じＶＭ
ＩＤのＶＭが走行するときに、その値をＩＤ１７に設定
する。ホスト走行時も同様にＶＭＩＤ＝Ｏに対応するＡ
ＬＢＩＤ管理テーブル２５のエントリの値をＩＤ１７に
設定する。
このように、識別子レジスタ（ＩＤ）１７にＶＭＩＤ値
を含ませることにより、ＶＭ切替えごとにＡＬＢをパー
ジしなくてよい。
を含ませることにより、ＶＭ切替えごとにＡＬＢをパー
ジしなくてよい。
以上、説明したように、本発明によれば、ＡＬＢ無効化
処理を、識別子レジスタを更新することにより行ってい
るので、ＡＬＢ無効化処理が高速にできる。
処理を、識別子レジスタを更新することにより行ってい
るので、ＡＬＢ無効化処理が高速にできる。
また、仮想計算機の切替え毎にＡＬＢを無効化する必要
がないので、ＡＬＢの使用効率が向上する。
がないので、ＡＬＢの使用効率が向上する。
第１図は、本発明の一実施例の構成を示すブロック図、
第２図は、仮想計算機のシステム構成を示す図、第３図
は、ＶＭＩＤの遷移を示す図。 第４図は、仮想計算機システムにおけるＡＬＢＩＤ管理
テーブルとＡＬＢ ＩＤの比較を示す図である。 図中、１・・・命令、２・・・主記憶、３・・・空間ア
ドレス変換テーブル、４・・・空間アドレス変換機構、
７・・・汎用レジスタ群、８・・・アクセスレジスタ群
、１６・・・空間アドレス変換バッファ（ＡＬＢ）、１
７・・・識別子レジスタ、 １９・・・基点アドレスレ
ジスタ、２５・・・ＡＬＢＩＤ管理テーブル。
は、ＶＭＩＤの遷移を示す図。 第４図は、仮想計算機システムにおけるＡＬＢＩＤ管理
テーブルとＡＬＢ ＩＤの比較を示す図である。 図中、１・・・命令、２・・・主記憶、３・・・空間ア
ドレス変換テーブル、４・・・空間アドレス変換機構、
７・・・汎用レジスタ群、８・・・アクセスレジスタ群
、１６・・・空間アドレス変換バッファ（ＡＬＢ）、１
７・・・識別子レジスタ、 １９・・・基点アドレスレ
ジスタ、２５・・・ＡＬＢＩＤ管理テーブル。
Claims (1)
- 【特許請求の範囲】 １、命令のベースレジスタで指定される汎用レジスタと
、該汎用レジスタに対応するアクセスレジスタと、該ア
クセスレジスタの内容と空間アドレス変換後の基点アド
レスとの対を記憶する空間アドレス変換バッファとを備
え、該バッファ内の前記基点アドレスを用いて仮想空間
アドレスを実空間アドレスに変換する多重仮想空間アド
レス方式のデータ処理装置において、前記変換バッファ
内に識別子フィールドを設け、該フィールドの値が所定
の値であるか否かを比較する手段を設け、比較の結果一
致したとき変換対を有効とすることを特徴とするデータ
処理装置。 ２、前記所定の値は、識別子レジスタに設定されている
ことを特徴とする請求項１記載のデータ処理装置。 ３、前記識別子レジスタに、前記バッファ内のフィール
ドで使用されていない値を設定することにより前記バッ
ファをパージすることを特徴とする請求項２記載のデー
タ処理装置。 ４、前記識別子レジスタの内容には、仮想計算機識別子
が含まれていることを特徴とする請求項２記載のデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325669A JPH03185539A (ja) | 1989-12-14 | 1989-12-14 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325669A JPH03185539A (ja) | 1989-12-14 | 1989-12-14 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185539A true JPH03185539A (ja) | 1991-08-13 |
Family
ID=18179394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325669A Pending JPH03185539A (ja) | 1989-12-14 | 1989-12-14 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508598A (ja) * | 2004-07-30 | 2008-03-21 | インテル コーポレイション | アーキテクチャイベントの間のプロセッサリソースの保持 |
-
1989
- 1989-12-14 JP JP1325669A patent/JPH03185539A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508598A (ja) * | 2004-07-30 | 2008-03-21 | インテル コーポレイション | アーキテクチャイベントの間のプロセッサリソースの保持 |
| US7899972B2 (en) | 2004-07-30 | 2011-03-01 | Intel Corporation | Maintaining processor resources during architectural events |
| US7904694B2 (en) | 2004-07-30 | 2011-03-08 | Intel Corporation | Maintaining processor resources during architectural events |
| JP2011181094A (ja) * | 2004-07-30 | 2011-09-15 | Intel Corp | アーキテクチャイベントの間のプロセッサリソースの保持 |
| JP2011181095A (ja) * | 2004-07-30 | 2011-09-15 | Intel Corp | アーキテクチャイベントの間のプロセッサリソースの保持 |
| US8543793B2 (en) | 2004-07-30 | 2013-09-24 | Intel Corporation | Maintaining processor resources during architectural events |
| JP2013257911A (ja) * | 2004-07-30 | 2013-12-26 | Intel Corp | アーキテクチャイベントの間のプロセッサリソースの保持 |
| US8788790B2 (en) | 2004-07-30 | 2014-07-22 | Intel Corporation | Maintaining processor resources during architectural events |
| US8806172B2 (en) | 2004-07-30 | 2014-08-12 | Intel Corporation | Maintaining processor resources during architectural evens |
| JP2015084260A (ja) * | 2004-07-30 | 2015-04-30 | インテル コーポレイション | プロセッサ及びシステム |
| US9086958B2 (en) | 2004-07-30 | 2015-07-21 | Intel Corporation | Maintaining processor resources during architectural events |
| US9152561B2 (en) | 2004-07-30 | 2015-10-06 | Intel Corporation | Maintaining processor resources during architectural events |
| US9164918B2 (en) | 2004-07-30 | 2015-10-20 | Intel Corporation | Maintaining processor resources during architectural events |
| US9164901B2 (en) | 2004-07-30 | 2015-10-20 | Intel Corporation | Maintaining processor resources during architectural events |
| JP2016192241A (ja) * | 2004-07-30 | 2016-11-10 | インテル コーポレイション | プロセッサ及びシステム |
| US9507730B2 (en) | 2004-07-30 | 2016-11-29 | Intel Corporation | Maintaining processor resources during architectural events |
| US9996475B2 (en) | 2004-07-30 | 2018-06-12 | Intel Corporation | Maintaining processor resources during architectural events |
| JP2019050027A (ja) * | 2004-07-30 | 2019-03-28 | インテル コーポレイション | プロセッサ |
| US10303620B2 (en) | 2004-07-30 | 2019-05-28 | Intel Corporation | Maintaining processor resources during architectural events |
| US10740249B2 (en) | 2004-07-30 | 2020-08-11 | Intel Corporation | Maintaining processor resources during architectural events |
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