JPH03185542A - Memory monitoring devices - Google Patents
Memory monitoring devicesInfo
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- JPH03185542A JPH03185542A JP1323876A JP32387689A JPH03185542A JP H03185542 A JPH03185542 A JP H03185542A JP 1323876 A JP1323876 A JP 1323876A JP 32387689 A JP32387689 A JP 32387689A JP H03185542 A JPH03185542 A JP H03185542A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ監視装置に係わり、特にタイムスロット
入れ替え装置における空タイムスロットを利用したメモ
リ監視装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory monitoring device, and more particularly to a memory monitoring device that utilizes empty time slots in a time slot switching device.
従来、この種のメモリ監視装置では監視すべきタイムス
ロットを指定しておき、入力信号のこのタイムスロット
に強制的に試験信号を挿入するようになっていた。そし
て、この入力信号をメモリ（−時記憶回路）に格納した
後にこれらの格納位置に対する読出位置を変えることで
タイムスロットの入れ替えを行い、この入れ替え後の信
号をチエツクすることによって一時記憶回路の障害や、
書き込みや読み出しの制御に関する回路の障害等の有無
を監視することにしていた。Conventionally, in this type of memory monitoring device, a time slot to be monitored is specified, and a test signal is forcibly inserted into this time slot of an input signal. Then, after storing this input signal in the memory (- time storage circuit), the time slots are replaced by changing the readout position relative to these storage locations, and by checking the signal after this replacement, it is possible to detect a failure in the temporary storage circuit. or,
It was decided to monitor the presence or absence of failures in circuits related to write and read control.
このように従来のメモリ監視装置では、入力信号に対し
て強制的に試験信号を挿入することにしていたので、本
来のデータを出力しながらメモリの監視を行うことがで
きなかった。すなわち、定周期で空タイムスロットが正
確に存在するようなデータ構造の入力信号に対しては従
来でも試験信号を挿入して監視を行うことができたが、
これ以外のデータ構造の入力信号が入力される場合には
、メモリの監視を行うことができなかった。In this way, in the conventional memory monitoring device, the test signal is forcibly inserted into the input signal, so it is not possible to monitor the memory while outputting the original data. In other words, in the past, it was possible to insert a test signal and monitor input signals with a data structure in which empty time slots existed at regular intervals.
If an input signal with a data structure other than this is input, memory cannot be monitored.
そこで本発明の目的は、空タイムスロットが不定期に存
在するような場合でもメモリの監視を行うことのできる
メモリ監視装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory monitoring device that can monitor memory even when empty time slots exist irregularly.
本発明では、（ｉ）入力信号中の空タイムスロットを検
出する検出回路と、（ｉｉ ）この空タイムスロットに
所定のパターンからなる試験信号を挿入する試験信号挿
入回路と、＜ ｉｉｉ ）試験信号の挿入された入力信
号を格納するメモリと、（ｉｖ ）メモリに格納された
人力信号の格納位置に対して読出位置がランダムとなる
ように読み出しを行う読出制御手段と、（Ｖ）メモリか
ら読み出された信号から試験信号を分離する試験信号分
離回路と、（ｖｉ）分離された試験信号を照合する照合
回路と、（ｖｊ）この照合結果からメモリに対する入力
信号の書き込みや読み出しの誤りの有無を監視する監視
手段とをメモリ監視装置に具備させる。In the present invention, (i) a detection circuit that detects an empty time slot in an input signal, (ii) a test signal insertion circuit that inserts a test signal consisting of a predetermined pattern into the empty time slot, and <iii) a test signal (iv) a read control means for reading the input signal so that the read position is random with respect to the storage position of the human input signal stored in the memory; and (V) a read control means for reading the input signal from the memory. A test signal separation circuit that separates the test signal from the output signal, (vi) A verification circuit that verifies the separated test signal, and (vj) From this verification result, determines whether or not there is an error in writing or reading the input signal to the memory. The memory monitoring device is provided with monitoring means for monitoring the memory monitoring device.
すなわち、本発明では検出回路を用いて入力信号中の空
タイムスロットを検出し、このタイムスロットに試験信
号を挿入するようにして上述した目的を達成する。That is, in the present invention, a detection circuit is used to detect an empty time slot in an input signal, and a test signal is inserted into this time slot, thereby achieving the above-mentioned object.
以下、実施例につき本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to Examples.
第１図は本発明の一実施例におけるメモリ監視装置を表
わしたものである。このメモリ監視装置は入力信号１１
を空タイムスロツト検出回路（空ＴＳ検出回路）１２と
試験信号挿入回路（ＴＰ挿入回路）１３の双方に供給す
るようになっている。FIG. 1 shows a memory monitoring device in one embodiment of the present invention. This memory monitoring device has an input signal 11
is supplied to both the empty time slot detection circuit (empty TS detection circuit) 12 and the test signal insertion circuit (TP insertion circuit) 13.
空タイムスロツト検出回路１２は、入力信号１１中の空
タイムスロットの位置を検出し、試験信号挿入回路１３
に検出信号１４を送出するようになっている。試験信号
挿入回路１３は共通制御回路１５の指示と検出信号１４
を基にして試験信号の挿入を行う。試験信号挿入回路１
３を経た入力信号１６は一時記憶回路１７に供給され、
書込カウンタ１８の制御の下でこれに格納される。The empty time slot detection circuit 12 detects the position of an empty time slot in the input signal 11, and the test signal insertion circuit 13 detects the position of an empty time slot in the input signal 11.
The detection signal 14 is sent out at the same time. The test signal insertion circuit 13 receives instructions from the common control circuit 15 and detection signals 14.
The test signal is inserted based on. Test signal insertion circuit 1
3, the input signal 16 is supplied to a temporary storage circuit 17,
It is stored therein under the control of write counter 18.
読出カウンタ１９は共通制御回路１５の制御を受けてお
り、例えば書込カウンタ１８が入力信号１６をシーケン
シャルに書き込んだときにはこれをランダムに読み出す
ように制御し、入力信号１６をランダムに書き込んだと
きにはシーケンシャルに読み出すような制御を行う。The read counter 19 is controlled by the common control circuit 15, and for example, when the write counter 18 writes the input signal 16 sequentially, it is controlled to read out the input signal 16 at random, and when the input signal 16 is written at random, it is controlled to read out the input signal 16 sequentially. Performs control such as reading.
このようにして−時記憶回路１７から出力されるタイム
スロットの入れ替えが行われた信号２１は試験信号分離
回路２２に供給される。試験信号分離回路２２は共通制
御回路１５の指示によって試験信号の分離を行う。分離
された試験信号２３は試験信号照合回路２４に供給され
て照合が行われる。試験信号分離回路２２で試験信号の
分離された後の信号２５は後段の図示しない回路に出力
される。一方、試験信号照合回路２４の照合結果は共通
制御回路１５に送られ、−時記憶回路１７の書き込みや
読み出しの監視に用いられる。The signal 21 in which the time slots have been replaced in this manner and outputted from the - time storage circuit 17 is supplied to the test signal separation circuit 22. The test signal separation circuit 22 separates test signals according to instructions from the common control circuit 15. The separated test signal 23 is supplied to a test signal verification circuit 24 for verification. A signal 25 after the test signal has been separated by the test signal separation circuit 22 is output to a subsequent circuit (not shown). On the other hand, the verification result of the test signal verification circuit 24 is sent to the common control circuit 15 and used for monitoring the writing and reading of the -time storage circuit 17.
以上説明したように本発明によれば、入力信号の空タイ
ムスロットを検出してこれに試験信号を挿入することに
し、メモリから読み出された信号から試験信号を分離し
て照合することにしたので、入力信号の空タイムスロッ
トが不定期に存在してもメモリの書き込みや読み出しの
状態を監視することができるという効果がある。As explained above, according to the present invention, an empty time slot of an input signal is detected and a test signal is inserted into it, and the test signal is separated from the signal read out from the memory and compared. Therefore, even if there are empty time slots for input signals irregularly, the writing and reading states of the memory can be monitored.
第１図は本発明の一実施例におけるメモリ監視装置の回
路構成を示すブロック図である。
１１・・・・・・入力信号、
１２・・・・・・空タイムスロツト検出回路、１３・・
・・・・試験信号挿入回路、
１５・・・・・・共通制御回路、１７・・・・・・−時
記憶回路、１８・・・・・・書込カウンタ′、１９・・
・・・・読出カウンタ、２２・・・・・・試験信号分離
回路、
２４・・・・・・試験信号照合回路。FIG. 1 is a block diagram showing the circuit configuration of a memory monitoring device according to an embodiment of the present invention. 11...Input signal, 12...Empty time slot detection circuit, 13...
...Test signal insertion circuit, 15...Common control circuit, 17...-Hour storage circuit, 18...Write counter', 19...
. . . Read counter, 22 . . . Test signal separation circuit, 24 . . . Test signal verification circuit.
Claims (1)
号を挿入する試験信号挿入回路と、試験信号の挿入され
た入力信号を格納するメモリと、 前記メモリに格納された入力信号の格納位置に対して読
出位置がランダムとなるように読み出しを行う読出制御
手段と、 前記メモリから読み出された信号から試験信号を分離す
る試験信号分離回路と、 分離された試験信号を照合する照合回路と、この照合結
果から前記メモリに対する入力信号の書き込みや読み出
しの誤りの有無を監視する監視手段 とを具備することを特徴とするメモリ監視装置。[Claims] A detection circuit that detects an empty time slot in an input signal; a test signal insertion circuit that inserts a test signal having a predetermined pattern into the empty time slot; a memory for storing the input signal; a read control means for reading the input signal so that the read position is random with respect to the storage position of the input signal stored in the memory; and a test for separating the test signal from the signal read from the memory. A memory monitor characterized by comprising a signal separation circuit, a collation circuit that collates the separated test signals, and a monitoring means that monitors the presence or absence of errors in writing or reading input signals to the memory based on the collation results. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323876A JPH03185542A (en) | 1989-12-15 | 1989-12-15 | Memory monitoring devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323876A JPH03185542A (en) | 1989-12-15 | 1989-12-15 | Memory monitoring devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185542A true JPH03185542A (en) | 1991-08-13 |
Family
ID=18159587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323876A Pending JPH03185542A (en) | 1989-12-15 | 1989-12-15 | Memory monitoring devices |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185542A (en) |
-
1989
- 1989-12-15 JP JP1323876A patent/JPH03185542A/en active Pending
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