JPH03185542A - メモリ監視装置 - Google Patents
メモリ監視装置Info
- Publication number
- JPH03185542A JPH03185542A JP1323876A JP32387689A JPH03185542A JP H03185542 A JPH03185542 A JP H03185542A JP 1323876 A JP1323876 A JP 1323876A JP 32387689 A JP32387689 A JP 32387689A JP H03185542 A JPH03185542 A JP H03185542A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- test signal
- memory
- input signal
- Prior art date
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- Pending
Links
- 238000012806 monitoring device Methods 0.000 title description 11
- 238000012544 monitoring process Methods 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 9
- 238000003780 insertion Methods 0.000 claims description 8
- 230000037431 insertion Effects 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 6
- 238000012795 verification Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Time-Division Multiplex Systems (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ監視装置に係わり、特にタイムスロット
入れ替え装置における空タイムスロットを利用したメモ
リ監視装置に関する。
入れ替え装置における空タイムスロットを利用したメモ
リ監視装置に関する。
従来、この種のメモリ監視装置では監視すべきタイムス
ロットを指定しておき、入力信号のこのタイムスロット
に強制的に試験信号を挿入するようになっていた。そし
て、この入力信号をメモリ（−時記憶回路）に格納した
後にこれらの格納位置に対する読出位置を変えることで
タイムスロットの入れ替えを行い、この入れ替え後の信
号をチエツクすることによって一時記憶回路の障害や、
書き込みや読み出しの制御に関する回路の障害等の有無
を監視することにしていた。
ロットを指定しておき、入力信号のこのタイムスロット
に強制的に試験信号を挿入するようになっていた。そし
て、この入力信号をメモリ（−時記憶回路）に格納した
後にこれらの格納位置に対する読出位置を変えることで
タイムスロットの入れ替えを行い、この入れ替え後の信
号をチエツクすることによって一時記憶回路の障害や、
書き込みや読み出しの制御に関する回路の障害等の有無
を監視することにしていた。
このように従来のメモリ監視装置では、入力信号に対し
て強制的に試験信号を挿入することにしていたので、本
来のデータを出力しながらメモリの監視を行うことがで
きなかった。すなわち、定周期で空タイムスロットが正
確に存在するようなデータ構造の入力信号に対しては従
来でも試験信号を挿入して監視を行うことができたが、
これ以外のデータ構造の入力信号が入力される場合には
、メモリの監視を行うことができなかった。
て強制的に試験信号を挿入することにしていたので、本
来のデータを出力しながらメモリの監視を行うことがで
きなかった。すなわち、定周期で空タイムスロットが正
確に存在するようなデータ構造の入力信号に対しては従
来でも試験信号を挿入して監視を行うことができたが、
これ以外のデータ構造の入力信号が入力される場合には
、メモリの監視を行うことができなかった。
そこで本発明の目的は、空タイムスロットが不定期に存
在するような場合でもメモリの監視を行うことのできる
メモリ監視装置を提供することにある。
在するような場合でもメモリの監視を行うことのできる
メモリ監視装置を提供することにある。
本発明では、（ｉ）入力信号中の空タイムスロットを検
出する検出回路と、（ｉｉ ）この空タイムスロットに
所定のパターンからなる試験信号を挿入する試験信号挿
入回路と、＜ ｉｉｉ ）試験信号の挿入された入力信
号を格納するメモリと、（ｉｖ ）メモリに格納された
人力信号の格納位置に対して読出位置がランダムとなる
ように読み出しを行う読出制御手段と、（Ｖ）メモリか
ら読み出された信号から試験信号を分離する試験信号分
離回路と、（ｖｉ）分離された試験信号を照合する照合
回路と、（ｖｊ）この照合結果からメモリに対する入力
信号の書き込みや読み出しの誤りの有無を監視する監視
手段とをメモリ監視装置に具備させる。
出する検出回路と、（ｉｉ ）この空タイムスロットに
所定のパターンからなる試験信号を挿入する試験信号挿
入回路と、＜ ｉｉｉ ）試験信号の挿入された入力信
号を格納するメモリと、（ｉｖ ）メモリに格納された
人力信号の格納位置に対して読出位置がランダムとなる
ように読み出しを行う読出制御手段と、（Ｖ）メモリか
ら読み出された信号から試験信号を分離する試験信号分
離回路と、（ｖｉ）分離された試験信号を照合する照合
回路と、（ｖｊ）この照合結果からメモリに対する入力
信号の書き込みや読み出しの誤りの有無を監視する監視
手段とをメモリ監視装置に具備させる。
すなわち、本発明では検出回路を用いて入力信号中の空
タイムスロットを検出し、このタイムスロットに試験信
号を挿入するようにして上述した目的を達成する。
タイムスロットを検出し、このタイムスロットに試験信
号を挿入するようにして上述した目的を達成する。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるメモリ監視装置を表
わしたものである。このメモリ監視装置は入力信号１１
を空タイムスロツト検出回路（空ＴＳ検出回路）１２と
試験信号挿入回路（ＴＰ挿入回路）１３の双方に供給す
るようになっている。
わしたものである。このメモリ監視装置は入力信号１１
を空タイムスロツト検出回路（空ＴＳ検出回路）１２と
試験信号挿入回路（ＴＰ挿入回路）１３の双方に供給す
るようになっている。
空タイムスロツト検出回路１２は、入力信号１１中の空
タイムスロットの位置を検出し、試験信号挿入回路１３
に検出信号１４を送出するようになっている。試験信号
挿入回路１３は共通制御回路１５の指示と検出信号１４
を基にして試験信号の挿入を行う。試験信号挿入回路１
３を経た入力信号１６は一時記憶回路１７に供給され、
書込カウンタ１８の制御の下でこれに格納される。
タイムスロットの位置を検出し、試験信号挿入回路１３
に検出信号１４を送出するようになっている。試験信号
挿入回路１３は共通制御回路１５の指示と検出信号１４
を基にして試験信号の挿入を行う。試験信号挿入回路１
３を経た入力信号１６は一時記憶回路１７に供給され、
書込カウンタ１８の制御の下でこれに格納される。
読出カウンタ１９は共通制御回路１５の制御を受けてお
り、例えば書込カウンタ１８が入力信号１６をシーケン
シャルに書き込んだときにはこれをランダムに読み出す
ように制御し、入力信号１６をランダムに書き込んだと
きにはシーケンシャルに読み出すような制御を行う。
り、例えば書込カウンタ１８が入力信号１６をシーケン
シャルに書き込んだときにはこれをランダムに読み出す
ように制御し、入力信号１６をランダムに書き込んだと
きにはシーケンシャルに読み出すような制御を行う。
このようにして−時記憶回路１７から出力されるタイム
スロットの入れ替えが行われた信号２１は試験信号分離
回路２２に供給される。試験信号分離回路２２は共通制
御回路１５の指示によって試験信号の分離を行う。分離
された試験信号２３は試験信号照合回路２４に供給され
て照合が行われる。試験信号分離回路２２で試験信号の
分離された後の信号２５は後段の図示しない回路に出力
される。一方、試験信号照合回路２４の照合結果は共通
制御回路１５に送られ、−時記憶回路１７の書き込みや
読み出しの監視に用いられる。
スロットの入れ替えが行われた信号２１は試験信号分離
回路２２に供給される。試験信号分離回路２２は共通制
御回路１５の指示によって試験信号の分離を行う。分離
された試験信号２３は試験信号照合回路２４に供給され
て照合が行われる。試験信号分離回路２２で試験信号の
分離された後の信号２５は後段の図示しない回路に出力
される。一方、試験信号照合回路２４の照合結果は共通
制御回路１５に送られ、−時記憶回路１７の書き込みや
読み出しの監視に用いられる。
以上説明したように本発明によれば、入力信号の空タイ
ムスロットを検出してこれに試験信号を挿入することに
し、メモリから読み出された信号から試験信号を分離し
て照合することにしたので、入力信号の空タイムスロッ
トが不定期に存在してもメモリの書き込みや読み出しの
状態を監視することができるという効果がある。
ムスロットを検出してこれに試験信号を挿入することに
し、メモリから読み出された信号から試験信号を分離し
て照合することにしたので、入力信号の空タイムスロッ
トが不定期に存在してもメモリの書き込みや読み出しの
状態を監視することができるという効果がある。
第１図は本発明の一実施例におけるメモリ監視装置の回
路構成を示すブロック図である。 １１・・・・・・入力信号、 １２・・・・・・空タイムスロツト検出回路、１３・・
・・・・試験信号挿入回路、 １５・・・・・・共通制御回路、１７・・・・・・−時
記憶回路、１８・・・・・・書込カウンタ′、１９・・
・・・・読出カウンタ、２２・・・・・・試験信号分離
回路、 ２４・・・・・・試験信号照合回路。
路構成を示すブロック図である。 １１・・・・・・入力信号、 １２・・・・・・空タイムスロツト検出回路、１３・・
・・・・試験信号挿入回路、 １５・・・・・・共通制御回路、１７・・・・・・−時
記憶回路、１８・・・・・・書込カウンタ′、１９・・
・・・・読出カウンタ、２２・・・・・・試験信号分離
回路、 ２４・・・・・・試験信号照合回路。
Claims (1)
- 【特許請求の範囲】 入力信号中の空タイムスロットを検出する検出回路と、 この空タイムスロットに所定のパターンからなる試験信
号を挿入する試験信号挿入回路と、試験信号の挿入され
た入力信号を格納するメモリと、 前記メモリに格納された入力信号の格納位置に対して読
出位置がランダムとなるように読み出しを行う読出制御
手段と、 前記メモリから読み出された信号から試験信号を分離す
る試験信号分離回路と、 分離された試験信号を照合する照合回路と、この照合結
果から前記メモリに対する入力信号の書き込みや読み出
しの誤りの有無を監視する監視手段 とを具備することを特徴とするメモリ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323876A JPH03185542A (ja) | 1989-12-15 | 1989-12-15 | メモリ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323876A JPH03185542A (ja) | 1989-12-15 | 1989-12-15 | メモリ監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185542A true JPH03185542A (ja) | 1991-08-13 |
Family
ID=18159587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323876A Pending JPH03185542A (ja) | 1989-12-15 | 1989-12-15 | メモリ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185542A (ja) |
-
1989
- 1989-12-15 JP JP1323876A patent/JPH03185542A/ja active Pending
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