JPH03185849A - Method of c-v measurement - Google Patents
Method of c-v measurementInfo
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- JPH03185849A JPH03185849A JP32548789A JP32548789A JPH03185849A JP H03185849 A JPH03185849 A JP H03185849A JP 32548789 A JP32548789 A JP 32548789A JP 32548789 A JP32548789 A JP 32548789A JP H03185849 A JPH03185849 A JP H03185849A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOSキャパシタの容量(C)−電圧(V)
特性の測定に用いて好適なC−■測定方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to the relationship between capacitance (C) and voltage (V) of a MOS capacitor.
This invention relates to a C-① measurement method suitable for use in measuring characteristics.
本発明は、半導体基板上に絶縁膜を介して電極が形成さ
れた半導体装置のC−■測定方法において、電極の周辺
部の絶縁膜の表面に損傷を与えた後にC−■測定を行う
ようにすることによって、ガードリングを用いない、よ
り実際のデバイスに近い条件でC−■測定を行うことが
できるようにしたものである。The present invention provides a method for measuring C-■ of a semiconductor device in which an electrode is formed on a semiconductor substrate via an insulating film, in which the C-■ measurement is performed after damaging the surface of the insulating film around the electrode. By doing so, it is possible to perform C-■ measurements under conditions closer to those of the actual device without using a guard ring.
MOSキャパシタのC−■特性は、MOSFETの特性
に大きな影響を及ぼすものであり、その測定はMOSF
ETの性能向上を達成する上で重要である。The C-■ characteristic of a MOS capacitor has a great influence on the characteristics of a MOSFET, and its measurement is
This is important in achieving improved ET performance.
第6図及び第7図は従来のC−V測定方法において用い
られるMOSキャパシタを示す。ここで、第7図は第6
図の■−■線に沿っての断面図である。第6図及び第7
図に示すように、この従来のMOSキャパシタにおいて
は、例えばn型シリコン(St)基板101上にSin
、膜102が形成され、このSiO□膜10膜上02上
ミニウム(AI)から戒る円形のゲート電極103が形
成されている。さらに、このゲート電極103の周囲の
Sing膜10膜上02上このゲート電極103に近接
してA1から成るガードリング104が形成されている
、ここで、ゲート電極103の直径は例えば200am
であり、このゲート電極103とガードリング104と
の間の間隔は例えば2μmである。6 and 7 show MOS capacitors used in conventional CV measurement methods. Here, Figure 7 is the 6th
It is a sectional view taken along the line ■-■ in the figure. Figures 6 and 7
As shown in the figure, in this conventional MOS capacitor, for example, a Si
, a film 102 is formed, and a circular gate electrode 103 is formed from aluminum (AI) on the SiO□ film 10. Further, a guard ring 104 made of A1 is formed on the Sing film 10 around the gate electrode 103 and close to the gate electrode 103. Here, the diameter of the gate electrode 103 is, for example, 200 am.
The distance between the gate electrode 103 and the guard ring 104 is, for example, 2 μm.
この第6図及び第7図に示すMOSキャパシタを用いて
実際にC−■測定を行う場合には、ゲート電極103に
電圧を印加しながらMOSキャパシタの容量の測定を行
うが、この際にはガードリング104にゲート電極10
3に印加する最大電圧と同程度の電圧を印加し、これに
よってゲート電極103の下側の部分のn型Si基板1
01中に形成される空乏層の横方向(基板表面と平行な
方向)への広がりを抑えている。このようにガードリン
グ104に電圧を印加しない場合には、特に測定環境の
湿度が高いときには、ゲート電極103の周辺のSiO
□wA102の表面に電荷が広がって実質的にゲート電
極103の面積が大きくなったと同様の効果が生じるこ
とにより、高周波でのC−v曲線の形状は低周波でのC
−■曲線の形状に近い形状となってしまう。When actually performing C-■ measurements using the MOS capacitors shown in FIGS. 6 and 7, the capacitance of the MOS capacitor is measured while applying a voltage to the gate electrode 103. Gate electrode 10 on guard ring 104
3, a voltage comparable to the maximum voltage applied to the gate electrode 103 is applied to the n-type Si substrate 1, and thereby
This suppresses the spread of the depletion layer formed in 01 in the lateral direction (direction parallel to the substrate surface). When no voltage is applied to the guard ring 104 in this way, especially when the humidity of the measurement environment is high, the SiO
□An effect similar to when the area of the gate electrode 103 becomes larger due to the spread of charges on the surface of wA 102 occurs, so that the shape of the C-v curve at high frequencies changes from that of C at low frequencies.
- ■ The shape becomes close to the shape of a curve.
ここで、第8図を参照して理想的なMOSキャパシタの
高周波でのC−■特性について説明しておく、ただし、
このMOSキャパシタにおける半導体基板はn型である
とする。また、第8図の縦軸は酸化膜の容量Coxで規
格化されたMOSキャパシタの容量Cであり、横軸はゲ
ート電極に印加される電圧Vである。第8図において、
ゲート電極に印加される電圧が正のときには酸化膜との
界面の近傍のn型半導体基板中に多数キャリア(この場
合は電子)が蓄積された状態となっているが、ゲート電
極に印加される電圧が負に変化すると多数キャリアはn
型半導体基板の表面より基板内部へ流れ去り、蓄積状態
から空乏状態に変化する。Here, the C-■ characteristic at high frequency of an ideal MOS capacitor will be explained with reference to FIG.
It is assumed that the semiconductor substrate in this MOS capacitor is of n-type. Moreover, the vertical axis in FIG. 8 is the capacitance C of the MOS capacitor normalized by the capacitance Cox of the oxide film, and the horizontal axis is the voltage V applied to the gate electrode. In Figure 8,
When the voltage applied to the gate electrode is positive, majority carriers (electrons in this case) are accumulated in the n-type semiconductor substrate near the interface with the oxide film. When the voltage changes negative, the majority carriers become n
It flows away from the surface of the type semiconductor substrate into the interior of the substrate, changing from an accumulation state to a depletion state.
ゲート電極に印加される電圧がさらに負側に変化すると
、酸化膜との界面の近傍のn型半導体基板中に反転層が
形成される。この後は、電荷はもはや空乏化には寄与し
ないため、深さ方向への空乏層の広がりによるCの減少
は止まり、Cは一定値Csinをとる。When the voltage applied to the gate electrode changes further to the negative side, an inversion layer is formed in the n-type semiconductor substrate near the interface with the oxide film. After this, the charge no longer contributes to depletion, so the decrease in C due to the spread of the depletion layer in the depth direction stops, and C takes a constant value Csin.
実際の高周波でのC−■測定においては、電圧上昇が速
いために反転層の形成が電圧に追随することができず、
第8図において破線で示す曲線のようにCはCsinよ
りも小さな値まで減少する。In actual C-■ measurements at high frequencies, the voltage rises so quickly that the formation of the inversion layer cannot follow the voltage.
As shown by the broken line curve in FIG. 8, C decreases to a value smaller than Csin.
この状態が深い空乏状態である。このようにCwh i
aよりも小さな値まで減少したCは、電圧保持時にC
sinまで戻り、その後の電圧減少時には第8図におい
て実線で示す曲線上を電圧上昇時と逆方向にたどる。This state is a deep depletion state. Like this Cwh i
C, which has decreased to a value smaller than a, becomes C when the voltage is held.
sine, and when the voltage decreases thereafter, the curve shown by the solid line in FIG. 8 is traced in the opposite direction to that when the voltage increases.
上述のように、従来のC−■測定方法においては、第6
図及び第7図に示すように、ゲート電極103の周囲に
形成されたガードリング104にこのゲート電極103
に印加される最大電圧と同程度の電圧を印加することよ
り、ゲート電極103の下側の部分のn型Si基板10
1中に形成される空乏層の横方向への広がりを抑えてい
る。しかし、このような状況は実際のデバイスにおける
状況とは異なり、空乏層の分布形状は実際のデノくイス
と異なっていると考えられる。また、ガードリング10
4に相当するものがないデバイスにおいては、表面電荷
の影響を受けることなくC−V測定を行うことは事実上
不可能である。As mentioned above, in the conventional C-■ measurement method, the sixth
As shown in the figure and FIG. 7, this gate electrode 103 is attached to a guard ring 104 formed around the gate electrode 103.
By applying a voltage comparable to the maximum voltage applied to the n-type Si substrate 10 in the lower part of the gate electrode 103.
This suppresses the lateral spread of the depletion layer formed in 1. However, such a situation is different from the situation in an actual device, and the distribution shape of the depletion layer is considered to be different from the actual depletion layer. Also, guard ring 10
In devices without an equivalent of 4, it is virtually impossible to perform CV measurements without being affected by surface charges.
従って本発明の目的は、ガードリングを用いない、より
実際のデバイスに近い条件でC−■測定を行うことがで
きるC−■測定方法を提供することにある。Therefore, an object of the present invention is to provide a C-■ measurement method that does not use a guard ring and can perform C-■ measurement under conditions closer to those of an actual device.
本発明者は、種々実験を行った結果、MOSキャパシタ
のゲート電極の周辺部のSi0g膜の表面に損傷を与え
ることにより、ゲート電極の周囲にガードリングを形成
してこのガードリングに電圧を印加した場合と同様な効
果が得られることを見い出した。この現象のメカニズム
は現在解明中であるが、Sing M!の表面に損傷が
与えられることによりその表面電荷に関して何らかの変
化が生じ、その結果、ゲート電極の下側の部分のn型S
i基板中に形成される空乏層の横方向への広がりが抑え
られることによるものと考えられる。As a result of various experiments, the inventor of the present invention has determined that by damaging the surface of the Si0g film around the gate electrode of a MOS capacitor, a guard ring is formed around the gate electrode, and a voltage is applied to this guard ring. We found that similar effects can be obtained when The mechanism behind this phenomenon is currently being elucidated, but Sing M! Damage to the surface of the n-type S causes some change in its surface charge, resulting in n-type S
This is thought to be due to the fact that the lateral spread of the depletion layer formed in the i-substrate is suppressed.
本発明は、本発明者による以上の検討に基づいて案出さ
れたものである。The present invention has been devised based on the above studies by the inventor.
すなわち、上記目的を達成するために、本発明は、半導
体基板(1)上に絶縁膜(2)を介して電極(3)が形
成された半導体装置のC−■測定方法において、電極(
3)の周辺部の絶縁膜(2)の表面に損傷(5)を与え
た後にC−■測定を行うようにしている。That is, in order to achieve the above object, the present invention provides a method for measuring C-■ of a semiconductor device in which an electrode (3) is formed on a semiconductor substrate (1) via an insulating film (2).
The C-■ measurement is carried out after damaging (5) the surface of the insulating film (2) in the peripheral area of (3).
上述のように槽底された本発明のC−■測定方法によれ
ば、電極(3)の周辺部の絶縁膜(2)の表面に損傷(
5)を与えることにより、電極(3)の周囲にガードリ
ングを形成してこのガードリングに電圧を印加した場合
と同様に、電極(3)の下側の部分の半導体基板(1)
中に形成される空乏層の横方向への広がりを抑えること
ができる。従って、このように電極(3)の周辺部の絶
縁膜(2)の表面に損傷(5)を与えた後にC−■測定
を行うことにより、ガードリングを用いないでも、ガー
ドリングを用いた場合と同様の条件でMOSキャパシタ
のC−■測定を行うことができる。これによって、ガー
ドリングを用いない、より実際のデバイスに近い条件で
C−■測定を行うことができる。According to the C-① measurement method of the present invention, which is performed at the bottom of the tank as described above, damage (
5), the semiconductor substrate (1) in the lower part of the electrode (3) can be
Lateral expansion of the depletion layer formed therein can be suppressed. Therefore, by performing C-■ measurement after damaging (5) the surface of the insulating film (2) around the electrode (3) in this way, it is possible to measure the C-■ measurement without using a guard ring. The C-■ measurement of the MOS capacitor can be carried out under the same conditions as in the case of the present invention. As a result, C-■ measurement can be performed under conditions closer to those of the actual device without using a guard ring.
以下、本発明の一実施例について図面を参照しながら説
明する。An embodiment of the present invention will be described below with reference to the drawings.
第1図はこの実施例によるC−■測定方法において用い
られるMOSキャパシタの平面図であり、第2図は第1
図の■−■線に沿っての断面図である。FIG. 1 is a plan view of a MOS capacitor used in the C-■ measuring method according to this embodiment, and FIG.
It is a sectional view taken along the line ■-■ in the figure.
第1図及び第2図に示すように、この実施例によるC−
■測定方法において用いられるMOSキャパシタにおい
ては、例えばn型St基板1上に例えばSiO□膜2が
形成され、このSing膜2上に例えばAIから威る円
形のゲート電極3が形成されている。このゲート電極3
の直径は例えば200μm程度である。さらに、このゲ
ート電極3の周囲のSin、膜2上には、このゲート電
極3に近接して例えばAIから威るガードリング4が形
成されている。このガードリング4とゲート電極3との
間の間隔は例えば2μm程度である。ガードリング4は
実際には必要ないものであるが、ここではガードリング
を用いる従来のC−■測定用MOSキャパシタとの比較
のために形成されている。As shown in FIGS. 1 and 2, C-
(2) In the MOS capacitor used in the measurement method, for example, a SiO□ film 2 is formed on, for example, an n-type St substrate 1, and a circular gate electrode 3 made of, for example, AI is formed on this Sing film 2. This gate electrode 3
The diameter is, for example, about 200 μm. Further, a guard ring 4 is formed on the Sin film 2 around the gate electrode 3 in close proximity to the gate electrode 3, for example, from AI. The distance between the guard ring 4 and the gate electrode 3 is, for example, about 2 μm. Although the guard ring 4 is not actually necessary, it is formed here for the purpose of comparison with a conventional MOS capacitor for C-① measurement that uses a guard ring.
この実施例においては、ゲート電極3とガードリング4
との間の部分のSing膜2の表面に損傷層5が形成さ
れている。言い換えれば、ゲート電極3の周辺部のSi
ng膜2の表面には損傷層5が形成されている。In this embodiment, the gate electrode 3 and the guard ring 4 are
A damaged layer 5 is formed on the surface of the Sing film 2 in the portion between. In other words, the Si around the gate electrode 3
A damaged layer 5 is formed on the surface of the NG film 2.
第3図はこの実施例によるMOSキャパシタを用いて測
定されたC−■特性の一例を示す。ただし、n型Si基
板1としては比抵抗が0.8〜l。FIG. 3 shows an example of C--characteristics measured using the MOS capacitor according to this embodiment. However, the specific resistance of the n-type Si substrate 1 is 0.8 to 1.
2Ω0のものを用い、Sing膜2の膜厚は260人で
あり、ゲート電極3及びガードリング4は蒸着法により
形成された膜厚1μmのAI膜をウェットエツチングで
パターンニングすることにより形成した。また、損傷層
5は、Sing膜2上にゲート電極3及びガードリング
4を形成した後に酸素(0□)プラズマによるアッシン
グ(ashing)を行うことにより形成した。ここで
、この02プラズマによるアッシングは、基板温度50
℃、使用電力1000W、アッシング時間40分の条件
で行った。一方、比較のために、損傷層5が形成されて
いないことだけを除いてこの実施例によるMOSキャパ
シタと同様な構造を有する従来と同様なMOSキャパシ
タを別に用意し、このC−v測定用MOSキャパシタの
ガードリング4に一5■を印加した場合と電圧を印加し
ない場合とのそれぞれについてC−■測定を行った。そ
の結果をそれぞれ第4図及び第5図に示す、なお、第3
図、第4図及び第5図に示すC−■特性の測定周波数は
いずれもIMHzである。The Sing film 2 had a thickness of 260 Ω, and the gate electrode 3 and guard ring 4 were formed by patterning a 1 μm thick AI film formed by vapor deposition using wet etching. The damaged layer 5 was formed by forming the gate electrode 3 and the guard ring 4 on the Sing film 2 and then performing ashing using oxygen (0□) plasma. Here, ashing by this 02 plasma is performed at a substrate temperature of 50
The ashing was carried out under the following conditions: °C, power consumption of 1000 W, and ashing time of 40 minutes. On the other hand, for comparison, a conventional MOS capacitor having the same structure as the MOS capacitor according to this embodiment except that the damage layer 5 is not formed is separately prepared, and this MOS for C-v measurement is used. C-■ measurements were carried out for the case where a voltage of 15cm was applied to the guard ring 4 of the capacitor and the case where no voltage was applied. The results are shown in Figures 4 and 5, respectively.
The measurement frequencies of the C-■ characteristics shown in FIGS. 4 and 5 are all IMHz.
第4図に示すように、ゲート電極3の周辺部のSing
膜2の表面に損傷層5が形成されていないMOSキャパ
シタは、ガードリング4に一5vを印加した場合には第
8図に示すと同様の高周波C−■特性を示しており、電
圧保持時にCがC,,7に戻っているのがわかる。一方
、第5図に示すように、ガードリング4に電圧を印加し
ない場合には、すでに述べたように電圧保持時にゲート
電極3の下側の部分のn型Si基板1に形成される空乏
層が横方向に広がることにより、Cの値が異常に大きく
なっている。このため、C,五〇の値を決定することは
難しい。As shown in FIG.
A MOS capacitor in which the damage layer 5 is not formed on the surface of the film 2 exhibits high frequency C-■ characteristics similar to those shown in FIG. 8 when a voltage of -5V is applied to the guard ring 4, and when the voltage is held You can see that C has returned to C,,7. On the other hand, as shown in FIG. 5, when no voltage is applied to the guard ring 4, a depletion layer is formed in the n-type Si substrate 1 under the gate electrode 3 when the voltage is maintained as described above. The value of C becomes abnormally large due to the spread in the horizontal direction. Therefore, it is difficult to determine the value of C,50.
これに対して、第3図に示すように、この実施例による
MOSキャパシタの場合には、ガードリング4に電圧を
印加していないにもかかわらず、第4図に示すと同様の
C−■特性が得られている。On the other hand, as shown in FIG. 3, in the case of the MOS capacitor according to this embodiment, although no voltage is applied to the guard ring 4, the same C-■ as shown in FIG. characteristics have been obtained.
以上のように、この実施例によれば、ゲート電極3の周
辺部のSin、膜2の表面に損傷層5を形成した後にC
−■測定を行っているので、ガードリング4に電圧を印
加していないにもかかわらず、すなわち事実上ガードリ
ング4を用いなくても、ゲート電極3の下側の部分のn
型Si基板1に形成される空乏層の横方向への広がりを
防止することができる。そして、これによって、ガード
リング4に相当するものがない場合など、より実際のデ
バイスに近い条件でC−■測定を行うことができる。As described above, according to this embodiment, after the damage layer 5 is formed on the surface of the Sin film 2 and the Sin film 2 around the gate electrode 3, the C
-■ Since the measurement is being carried out, even though no voltage is applied to the guard ring 4, that is, even without actually using the guard ring 4, the n
It is possible to prevent the depletion layer formed on the type Si substrate 1 from spreading in the lateral direction. As a result, C-■ measurement can be performed under conditions closer to the actual device, such as when there is no equivalent to the guard ring 4.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、上述の実施例においては、Otプラズマによる
アッシングにより損傷層5を形成しているが、この損傷
層5はこのアッシング以外の方法により形成することも
可能である。また、この損傷層5は、少なくともゲート
電極3の周辺部の5tO2膜2の上に形成されていれば
よい。さらに、すでに述べたように、ゲート電極3の周
囲の5iC)z膜2の表面に形成したガードリング4は
本来不要なものであり、省略することが可能である。For example, in the above embodiment, the damaged layer 5 is formed by ashing using Ot plasma, but the damaged layer 5 can also be formed by a method other than this ashing. Further, this damaged layer 5 only needs to be formed on at least the 5tO2 film 2 in the peripheral area of the gate electrode 3. Furthermore, as already mentioned, the guard ring 4 formed on the surface of the 5iC)z film 2 around the gate electrode 3 is essentially unnecessary and can be omitted.
また、上述の実施例においては、n型Si基板1を用い
たMOSキャパシタのC−■測定に本発明を適用した場
合について説明しているが、p型Si基板を用いたMO
SキャパシタのC−■測定に本発明を適用することが可
能であることは言うまでもない。In addition, in the above-mentioned embodiment, the case where the present invention is applied to the C-■ measurement of a MOS capacitor using an n-type Si substrate 1 is explained, but the
It goes without saying that the present invention can be applied to C-■ measurement of an S capacitor.
以上述べたように、本発明によれば、電極の周辺部の絶
縁膜の表面に損傷を与えた後にC−■測定を行うように
しているので、電極の下側の部分の半導体基板中に形成
される空乏層の横方向かの広がりを抑えることができ、
これによってガードリングを用いない、より実際のデバ
イスに近い条件でC−■測定を行うことができる。As described above, according to the present invention, the C-■ measurement is performed after damaging the surface of the insulating film in the peripheral area of the electrode. The lateral spread of the formed depletion layer can be suppressed,
As a result, C-■ measurement can be performed under conditions closer to those of the actual device without using a guard ring.
第1図は本発明の一実施例によるC−■測定方法におい
て用いられるMOSキャパシタを示す平面図、第2図は
第1図のn−’n線に沿っての断面図、第3図は本発明
の一実施例によるC−V測定方法により測定されたC−
■特性の一例を示すグラフ、第4図及び第5図はそれぞ
れガードリングに電圧を印加した場合及びガードリング
に電圧を印加しない場合について測定されたC−V特性
の一例を示すグラフ、第6図は従来のC−■測定方法に
おいて用いられるMOSキャパシタを示す平面図、
第7図は第6図の■−■線に沿っての断面図、
第8図はC−■特性の理論曲線を示すグラフである。
図面における主要な符号の説明
l :
n型Si基板、
:5iOt
膜、
:ゲート
電極、
:ガードリング、
:損傷層。FIG. 1 is a plan view showing a MOS capacitor used in the C-■ measurement method according to an embodiment of the present invention, FIG. 2 is a sectional view taken along line n-'n in FIG. 1, and FIG. C- measured by the C-V measurement method according to an embodiment of the present invention
■A graph showing an example of the characteristics, Figures 4 and 5 are graphs showing an example of the C-V characteristics measured when voltage is applied to the guard ring and when no voltage is applied to the guard ring, respectively. The figure is a plan view showing a MOS capacitor used in the conventional C-■ measurement method, Figure 7 is a cross-sectional view taken along the line ■-■ in Figure 6, and Figure 8 is a theoretical curve of C-■ characteristics. This is a graph showing. Explanation of main symbols in the drawings: n-type Si substrate, : 5iOt film, : gate electrode, : guard ring, : damaged layer.
Claims (1)
体装置のC−V測定方法において、 上記電極の周辺部の上記絶縁膜の表面に損傷を与えた後
にC−V測定を行うようにしたことを特徴とするC−V
測定方法。[Claims] In a CV measurement method for a semiconductor device in which an electrode is formed on a semiconductor substrate via an insulating film, the CV measurement method is provided after damaging the surface of the insulating film in the peripheral area of the electrode. A C-V characterized in that it performs measurement.
Measuring method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548789A JPH03185849A (en) | 1989-12-15 | 1989-12-15 | Method of c-v measurement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548789A JPH03185849A (en) | 1989-12-15 | 1989-12-15 | Method of c-v measurement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185849A true JPH03185849A (en) | 1991-08-13 |
Family
ID=18177428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32548789A Pending JPH03185849A (en) | 1989-12-15 | 1989-12-15 | Method of c-v measurement |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185849A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273183A (en) * | 2002-03-15 | 2003-09-26 | Solid State Measurements Inc | High-speed measurement method of threshold voltage and dopant concentration |
-
1989
- 1989-12-15 JP JP32548789A patent/JPH03185849A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273183A (en) * | 2002-03-15 | 2003-09-26 | Solid State Measurements Inc | High-speed measurement method of threshold voltage and dopant concentration |
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