JPH03185849A - Ｃ―ｖ測定方法 - Google Patents
Ｃ―ｖ測定方法Info
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- JPH03185849A JPH03185849A JP32548789A JP32548789A JPH03185849A JP H03185849 A JPH03185849 A JP H03185849A JP 32548789 A JP32548789 A JP 32548789A JP 32548789 A JP32548789 A JP 32548789A JP H03185849 A JPH03185849 A JP H03185849A
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- film
- gate electrode
- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳキャパシタの容量（Ｃ）−電圧（Ｖ）
特性の測定に用いて好適なＣ−■測定方法に関する。
特性の測定に用いて好適なＣ−■測定方法に関する。
本発明は、半導体基板上に絶縁膜を介して電極が形成さ
れた半導体装置のＣ−■測定方法において、電極の周辺
部の絶縁膜の表面に損傷を与えた後にＣ−■測定を行う
ようにすることによって、ガードリングを用いない、よ
り実際のデバイスに近い条件でＣ−■測定を行うことが
できるようにしたものである。
れた半導体装置のＣ−■測定方法において、電極の周辺
部の絶縁膜の表面に損傷を与えた後にＣ−■測定を行う
ようにすることによって、ガードリングを用いない、よ
り実際のデバイスに近い条件でＣ−■測定を行うことが
できるようにしたものである。
ＭＯＳキャパシタのＣ−■特性は、ＭＯＳＦＥＴの特性
に大きな影響を及ぼすものであり、その測定はＭＯＳＦ
ＥＴの性能向上を達成する上で重要である。
に大きな影響を及ぼすものであり、その測定はＭＯＳＦ
ＥＴの性能向上を達成する上で重要である。
第６図及び第７図は従来のＣ−Ｖ測定方法において用い
られるＭＯＳキャパシタを示す。ここで、第７図は第６
図の■−■線に沿っての断面図である。第６図及び第７
図に示すように、この従来のＭＯＳキャパシタにおいて
は、例えばｎ型シリコン（Ｓｔ）基板１０１上にＳｉｎ
、膜１０２が形成され、このＳｉＯ□膜１０膜上０２上
ミニウム（ＡＩ）から戒る円形のゲート電極１０３が形
成されている。さらに、このゲート電極１０３の周囲の
Ｓｉｎｇ膜１０膜上０２上このゲート電極１０３に近接
してＡ１から成るガードリング１０４が形成されている
、ここで、ゲート電極１０３の直径は例えば２００ａｍ
であり、このゲート電極１０３とガードリング１０４と
の間の間隔は例えば２μｍである。
られるＭＯＳキャパシタを示す。ここで、第７図は第６
図の■−■線に沿っての断面図である。第６図及び第７
図に示すように、この従来のＭＯＳキャパシタにおいて
は、例えばｎ型シリコン（Ｓｔ）基板１０１上にＳｉｎ
、膜１０２が形成され、このＳｉＯ□膜１０膜上０２上
ミニウム（ＡＩ）から戒る円形のゲート電極１０３が形
成されている。さらに、このゲート電極１０３の周囲の
Ｓｉｎｇ膜１０膜上０２上このゲート電極１０３に近接
してＡ１から成るガードリング１０４が形成されている
、ここで、ゲート電極１０３の直径は例えば２００ａｍ
であり、このゲート電極１０３とガードリング１０４と
の間の間隔は例えば２μｍである。
この第６図及び第７図に示すＭＯＳキャパシタを用いて
実際にＣ−■測定を行う場合には、ゲート電極１０３に
電圧を印加しながらＭＯＳキャパシタの容量の測定を行
うが、この際にはガードリング１０４にゲート電極１０
３に印加する最大電圧と同程度の電圧を印加し、これに
よってゲート電極１０３の下側の部分のｎ型Ｓｉ基板１
０１中に形成される空乏層の横方向（基板表面と平行な
方向）への広がりを抑えている。このようにガードリン
グ１０４に電圧を印加しない場合には、特に測定環境の
湿度が高いときには、ゲート電極１０３の周辺のＳｉＯ
□ｗＡ１０２の表面に電荷が広がって実質的にゲート電
極１０３の面積が大きくなったと同様の効果が生じるこ
とにより、高周波でのＣ−ｖ曲線の形状は低周波でのＣ
−■曲線の形状に近い形状となってしまう。
実際にＣ−■測定を行う場合には、ゲート電極１０３に
電圧を印加しながらＭＯＳキャパシタの容量の測定を行
うが、この際にはガードリング１０４にゲート電極１０
３に印加する最大電圧と同程度の電圧を印加し、これに
よってゲート電極１０３の下側の部分のｎ型Ｓｉ基板１
０１中に形成される空乏層の横方向（基板表面と平行な
方向）への広がりを抑えている。このようにガードリン
グ１０４に電圧を印加しない場合には、特に測定環境の
湿度が高いときには、ゲート電極１０３の周辺のＳｉＯ
□ｗＡ１０２の表面に電荷が広がって実質的にゲート電
極１０３の面積が大きくなったと同様の効果が生じるこ
とにより、高周波でのＣ−ｖ曲線の形状は低周波でのＣ
−■曲線の形状に近い形状となってしまう。
ここで、第８図を参照して理想的なＭＯＳキャパシタの
高周波でのＣ−■特性について説明しておく、ただし、
このＭＯＳキャパシタにおける半導体基板はｎ型である
とする。また、第８図の縦軸は酸化膜の容量Ｃｏｘで規
格化されたＭＯＳキャパシタの容量Ｃであり、横軸はゲ
ート電極に印加される電圧Ｖである。第８図において、
ゲート電極に印加される電圧が正のときには酸化膜との
界面の近傍のｎ型半導体基板中に多数キャリア（この場
合は電子）が蓄積された状態となっているが、ゲート電
極に印加される電圧が負に変化すると多数キャリアはｎ
型半導体基板の表面より基板内部へ流れ去り、蓄積状態
から空乏状態に変化する。
高周波でのＣ−■特性について説明しておく、ただし、
このＭＯＳキャパシタにおける半導体基板はｎ型である
とする。また、第８図の縦軸は酸化膜の容量Ｃｏｘで規
格化されたＭＯＳキャパシタの容量Ｃであり、横軸はゲ
ート電極に印加される電圧Ｖである。第８図において、
ゲート電極に印加される電圧が正のときには酸化膜との
界面の近傍のｎ型半導体基板中に多数キャリア（この場
合は電子）が蓄積された状態となっているが、ゲート電
極に印加される電圧が負に変化すると多数キャリアはｎ
型半導体基板の表面より基板内部へ流れ去り、蓄積状態
から空乏状態に変化する。
ゲート電極に印加される電圧がさらに負側に変化すると
、酸化膜との界面の近傍のｎ型半導体基板中に反転層が
形成される。この後は、電荷はもはや空乏化には寄与し
ないため、深さ方向への空乏層の広がりによるＣの減少
は止まり、Ｃは一定値Ｃｓｉｎをとる。
、酸化膜との界面の近傍のｎ型半導体基板中に反転層が
形成される。この後は、電荷はもはや空乏化には寄与し
ないため、深さ方向への空乏層の広がりによるＣの減少
は止まり、Ｃは一定値Ｃｓｉｎをとる。
実際の高周波でのＣ−■測定においては、電圧上昇が速
いために反転層の形成が電圧に追随することができず、
第８図において破線で示す曲線のようにＣはＣｓｉｎよ
りも小さな値まで減少する。
いために反転層の形成が電圧に追随することができず、
第８図において破線で示す曲線のようにＣはＣｓｉｎよ
りも小さな値まで減少する。
この状態が深い空乏状態である。このようにＣｗｈ ｉ
ａよりも小さな値まで減少したＣは、電圧保持時にＣ
ｓｉｎまで戻り、その後の電圧減少時には第８図におい
て実線で示す曲線上を電圧上昇時と逆方向にたどる。
ａよりも小さな値まで減少したＣは、電圧保持時にＣ
ｓｉｎまで戻り、その後の電圧減少時には第８図におい
て実線で示す曲線上を電圧上昇時と逆方向にたどる。
上述のように、従来のＣ−■測定方法においては、第６
図及び第７図に示すように、ゲート電極１０３の周囲に
形成されたガードリング１０４にこのゲート電極１０３
に印加される最大電圧と同程度の電圧を印加することよ
り、ゲート電極１０３の下側の部分のｎ型Ｓｉ基板１０
１中に形成される空乏層の横方向への広がりを抑えてい
る。しかし、このような状況は実際のデバイスにおける
状況とは異なり、空乏層の分布形状は実際のデノくイス
と異なっていると考えられる。また、ガードリング１０
４に相当するものがないデバイスにおいては、表面電荷
の影響を受けることなくＣ−Ｖ測定を行うことは事実上
不可能である。
図及び第７図に示すように、ゲート電極１０３の周囲に
形成されたガードリング１０４にこのゲート電極１０３
に印加される最大電圧と同程度の電圧を印加することよ
り、ゲート電極１０３の下側の部分のｎ型Ｓｉ基板１０
１中に形成される空乏層の横方向への広がりを抑えてい
る。しかし、このような状況は実際のデバイスにおける
状況とは異なり、空乏層の分布形状は実際のデノくイス
と異なっていると考えられる。また、ガードリング１０
４に相当するものがないデバイスにおいては、表面電荷
の影響を受けることなくＣ−Ｖ測定を行うことは事実上
不可能である。
従って本発明の目的は、ガードリングを用いない、より
実際のデバイスに近い条件でＣ−■測定を行うことがで
きるＣ−■測定方法を提供することにある。
実際のデバイスに近い条件でＣ−■測定を行うことがで
きるＣ−■測定方法を提供することにある。
本発明者は、種々実験を行った結果、ＭＯＳキャパシタ
のゲート電極の周辺部のＳｉ０ｇ膜の表面に損傷を与え
ることにより、ゲート電極の周囲にガードリングを形成
してこのガードリングに電圧を印加した場合と同様な効
果が得られることを見い出した。この現象のメカニズム
は現在解明中であるが、Ｓｉｎｇ Ｍ！の表面に損傷が
与えられることによりその表面電荷に関して何らかの変
化が生じ、その結果、ゲート電極の下側の部分のｎ型Ｓ
ｉ基板中に形成される空乏層の横方向への広がりが抑え
られることによるものと考えられる。
のゲート電極の周辺部のＳｉ０ｇ膜の表面に損傷を与え
ることにより、ゲート電極の周囲にガードリングを形成
してこのガードリングに電圧を印加した場合と同様な効
果が得られることを見い出した。この現象のメカニズム
は現在解明中であるが、Ｓｉｎｇ Ｍ！の表面に損傷が
与えられることによりその表面電荷に関して何らかの変
化が生じ、その結果、ゲート電極の下側の部分のｎ型Ｓ
ｉ基板中に形成される空乏層の横方向への広がりが抑え
られることによるものと考えられる。
本発明は、本発明者による以上の検討に基づいて案出さ
れたものである。
れたものである。
すなわち、上記目的を達成するために、本発明は、半導
体基板（１）上に絶縁膜（２）を介して電極（３）が形
成された半導体装置のＣ−■測定方法において、電極（
３）の周辺部の絶縁膜（２）の表面に損傷（５）を与え
た後にＣ−■測定を行うようにしている。
体基板（１）上に絶縁膜（２）を介して電極（３）が形
成された半導体装置のＣ−■測定方法において、電極（
３）の周辺部の絶縁膜（２）の表面に損傷（５）を与え
た後にＣ−■測定を行うようにしている。
上述のように槽底された本発明のＣ−■測定方法によれ
ば、電極（３）の周辺部の絶縁膜（２）の表面に損傷（
５）を与えることにより、電極（３）の周囲にガードリ
ングを形成してこのガードリングに電圧を印加した場合
と同様に、電極（３）の下側の部分の半導体基板（１）
中に形成される空乏層の横方向への広がりを抑えること
ができる。従って、このように電極（３）の周辺部の絶
縁膜（２）の表面に損傷（５）を与えた後にＣ−■測定
を行うことにより、ガードリングを用いないでも、ガー
ドリングを用いた場合と同様の条件でＭＯＳキャパシタ
のＣ−■測定を行うことができる。これによって、ガー
ドリングを用いない、より実際のデバイスに近い条件で
Ｃ−■測定を行うことができる。
ば、電極（３）の周辺部の絶縁膜（２）の表面に損傷（
５）を与えることにより、電極（３）の周囲にガードリ
ングを形成してこのガードリングに電圧を印加した場合
と同様に、電極（３）の下側の部分の半導体基板（１）
中に形成される空乏層の横方向への広がりを抑えること
ができる。従って、このように電極（３）の周辺部の絶
縁膜（２）の表面に損傷（５）を与えた後にＣ−■測定
を行うことにより、ガードリングを用いないでも、ガー
ドリングを用いた場合と同様の条件でＭＯＳキャパシタ
のＣ−■測定を行うことができる。これによって、ガー
ドリングを用いない、より実際のデバイスに近い条件で
Ｃ−■測定を行うことができる。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図はこの実施例によるＣ−■測定方法において用い
られるＭＯＳキャパシタの平面図であり、第２図は第１
図の■−■線に沿っての断面図である。
られるＭＯＳキャパシタの平面図であり、第２図は第１
図の■−■線に沿っての断面図である。
第１図及び第２図に示すように、この実施例によるＣ−
■測定方法において用いられるＭＯＳキャパシタにおい
ては、例えばｎ型Ｓｔ基板１上に例えばＳｉＯ□膜２が
形成され、このＳｉｎｇ膜２上に例えばＡＩから威る円
形のゲート電極３が形成されている。このゲート電極３
の直径は例えば２００μｍ程度である。さらに、このゲ
ート電極３の周囲のＳｉｎ、膜２上には、このゲート電
極３に近接して例えばＡＩから威るガードリング４が形
成されている。このガードリング４とゲート電極３との
間の間隔は例えば２μｍ程度である。ガードリング４は
実際には必要ないものであるが、ここではガードリング
を用いる従来のＣ−■測定用ＭＯＳキャパシタとの比較
のために形成されている。
■測定方法において用いられるＭＯＳキャパシタにおい
ては、例えばｎ型Ｓｔ基板１上に例えばＳｉＯ□膜２が
形成され、このＳｉｎｇ膜２上に例えばＡＩから威る円
形のゲート電極３が形成されている。このゲート電極３
の直径は例えば２００μｍ程度である。さらに、このゲ
ート電極３の周囲のＳｉｎ、膜２上には、このゲート電
極３に近接して例えばＡＩから威るガードリング４が形
成されている。このガードリング４とゲート電極３との
間の間隔は例えば２μｍ程度である。ガードリング４は
実際には必要ないものであるが、ここではガードリング
を用いる従来のＣ−■測定用ＭＯＳキャパシタとの比較
のために形成されている。
この実施例においては、ゲート電極３とガードリング４
との間の部分のＳｉｎｇ膜２の表面に損傷層５が形成さ
れている。言い換えれば、ゲート電極３の周辺部のＳｉ
ｎｇ膜２の表面には損傷層５が形成されている。
との間の部分のＳｉｎｇ膜２の表面に損傷層５が形成さ
れている。言い換えれば、ゲート電極３の周辺部のＳｉ
ｎｇ膜２の表面には損傷層５が形成されている。
第３図はこの実施例によるＭＯＳキャパシタを用いて測
定されたＣ−■特性の一例を示す。ただし、ｎ型Ｓｉ基
板１としては比抵抗が０．８〜ｌ。
定されたＣ−■特性の一例を示す。ただし、ｎ型Ｓｉ基
板１としては比抵抗が０．８〜ｌ。
２Ω０のものを用い、Ｓｉｎｇ膜２の膜厚は２６０人で
あり、ゲート電極３及びガードリング４は蒸着法により
形成された膜厚１μｍのＡＩ膜をウェットエツチングで
パターンニングすることにより形成した。また、損傷層
５は、Ｓｉｎｇ膜２上にゲート電極３及びガードリング
４を形成した後に酸素（０□）プラズマによるアッシン
グ（ａｓｈｉｎｇ）を行うことにより形成した。ここで
、この０２プラズマによるアッシングは、基板温度５０
℃、使用電力１０００Ｗ、アッシング時間４０分の条件
で行った。一方、比較のために、損傷層５が形成されて
いないことだけを除いてこの実施例によるＭＯＳキャパ
シタと同様な構造を有する従来と同様なＭＯＳキャパシ
タを別に用意し、このＣ−ｖ測定用ＭＯＳキャパシタの
ガードリング４に一５■を印加した場合と電圧を印加し
ない場合とのそれぞれについてＣ−■測定を行った。そ
の結果をそれぞれ第４図及び第５図に示す、なお、第３
図、第４図及び第５図に示すＣ−■特性の測定周波数は
いずれもＩＭＨｚである。
あり、ゲート電極３及びガードリング４は蒸着法により
形成された膜厚１μｍのＡＩ膜をウェットエツチングで
パターンニングすることにより形成した。また、損傷層
５は、Ｓｉｎｇ膜２上にゲート電極３及びガードリング
４を形成した後に酸素（０□）プラズマによるアッシン
グ（ａｓｈｉｎｇ）を行うことにより形成した。ここで
、この０２プラズマによるアッシングは、基板温度５０
℃、使用電力１０００Ｗ、アッシング時間４０分の条件
で行った。一方、比較のために、損傷層５が形成されて
いないことだけを除いてこの実施例によるＭＯＳキャパ
シタと同様な構造を有する従来と同様なＭＯＳキャパシ
タを別に用意し、このＣ−ｖ測定用ＭＯＳキャパシタの
ガードリング４に一５■を印加した場合と電圧を印加し
ない場合とのそれぞれについてＣ−■測定を行った。そ
の結果をそれぞれ第４図及び第５図に示す、なお、第３
図、第４図及び第５図に示すＣ−■特性の測定周波数は
いずれもＩＭＨｚである。
第４図に示すように、ゲート電極３の周辺部のＳｉｎｇ
膜２の表面に損傷層５が形成されていないＭＯＳキャパ
シタは、ガードリング４に一５ｖを印加した場合には第
８図に示すと同様の高周波Ｃ−■特性を示しており、電
圧保持時にＣがＣ，，７に戻っているのがわかる。一方
、第５図に示すように、ガードリング４に電圧を印加し
ない場合には、すでに述べたように電圧保持時にゲート
電極３の下側の部分のｎ型Ｓｉ基板１に形成される空乏
層が横方向に広がることにより、Ｃの値が異常に大きく
なっている。このため、Ｃ，五〇の値を決定することは
難しい。
膜２の表面に損傷層５が形成されていないＭＯＳキャパ
シタは、ガードリング４に一５ｖを印加した場合には第
８図に示すと同様の高周波Ｃ−■特性を示しており、電
圧保持時にＣがＣ，，７に戻っているのがわかる。一方
、第５図に示すように、ガードリング４に電圧を印加し
ない場合には、すでに述べたように電圧保持時にゲート
電極３の下側の部分のｎ型Ｓｉ基板１に形成される空乏
層が横方向に広がることにより、Ｃの値が異常に大きく
なっている。このため、Ｃ，五〇の値を決定することは
難しい。
これに対して、第３図に示すように、この実施例による
ＭＯＳキャパシタの場合には、ガードリング４に電圧を
印加していないにもかかわらず、第４図に示すと同様の
Ｃ−■特性が得られている。
ＭＯＳキャパシタの場合には、ガードリング４に電圧を
印加していないにもかかわらず、第４図に示すと同様の
Ｃ−■特性が得られている。
以上のように、この実施例によれば、ゲート電極３の周
辺部のＳｉｎ、膜２の表面に損傷層５を形成した後にＣ
−■測定を行っているので、ガードリング４に電圧を印
加していないにもかかわらず、すなわち事実上ガードリ
ング４を用いなくても、ゲート電極３の下側の部分のｎ
型Ｓｉ基板１に形成される空乏層の横方向への広がりを
防止することができる。そして、これによって、ガード
リング４に相当するものがない場合など、より実際のデ
バイスに近い条件でＣ−■測定を行うことができる。
辺部のＳｉｎ、膜２の表面に損傷層５を形成した後にＣ
−■測定を行っているので、ガードリング４に電圧を印
加していないにもかかわらず、すなわち事実上ガードリ
ング４を用いなくても、ゲート電極３の下側の部分のｎ
型Ｓｉ基板１に形成される空乏層の横方向への広がりを
防止することができる。そして、これによって、ガード
リング４に相当するものがない場合など、より実際のデ
バイスに近い条件でＣ−■測定を行うことができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、Ｏｔプラズマによる
アッシングにより損傷層５を形成しているが、この損傷
層５はこのアッシング以外の方法により形成することも
可能である。また、この損傷層５は、少なくともゲート
電極３の周辺部の５ｔＯ２膜２の上に形成されていれば
よい。さらに、すでに述べたように、ゲート電極３の周
囲の５ｉＣ）ｚ膜２の表面に形成したガードリング４は
本来不要なものであり、省略することが可能である。
アッシングにより損傷層５を形成しているが、この損傷
層５はこのアッシング以外の方法により形成することも
可能である。また、この損傷層５は、少なくともゲート
電極３の周辺部の５ｔＯ２膜２の上に形成されていれば
よい。さらに、すでに述べたように、ゲート電極３の周
囲の５ｉＣ）ｚ膜２の表面に形成したガードリング４は
本来不要なものであり、省略することが可能である。
また、上述の実施例においては、ｎ型Ｓｉ基板１を用い
たＭＯＳキャパシタのＣ−■測定に本発明を適用した場
合について説明しているが、ｐ型Ｓｉ基板を用いたＭＯ
ＳキャパシタのＣ−■測定に本発明を適用することが可
能であることは言うまでもない。
たＭＯＳキャパシタのＣ−■測定に本発明を適用した場
合について説明しているが、ｐ型Ｓｉ基板を用いたＭＯ
ＳキャパシタのＣ−■測定に本発明を適用することが可
能であることは言うまでもない。
以上述べたように、本発明によれば、電極の周辺部の絶
縁膜の表面に損傷を与えた後にＣ−■測定を行うように
しているので、電極の下側の部分の半導体基板中に形成
される空乏層の横方向かの広がりを抑えることができ、
これによってガードリングを用いない、より実際のデバ
イスに近い条件でＣ−■測定を行うことができる。
縁膜の表面に損傷を与えた後にＣ−■測定を行うように
しているので、電極の下側の部分の半導体基板中に形成
される空乏層の横方向かの広がりを抑えることができ、
これによってガードリングを用いない、より実際のデバ
イスに近い条件でＣ−■測定を行うことができる。
第１図は本発明の一実施例によるＣ−■測定方法におい
て用いられるＭＯＳキャパシタを示す平面図、第２図は
第１図のｎ−’ｎ線に沿っての断面図、第３図は本発明
の一実施例によるＣ−Ｖ測定方法により測定されたＣ−
■特性の一例を示すグラフ、第４図及び第５図はそれぞ
れガードリングに電圧を印加した場合及びガードリング
に電圧を印加しない場合について測定されたＣ−Ｖ特性
の一例を示すグラフ、第６図は従来のＣ−■測定方法に
おいて用いられるＭＯＳキャパシタを示す平面図、 第７図は第６図の■−■線に沿っての断面図、 第８図はＣ−■特性の理論曲線を示すグラフである。 図面における主要な符号の説明 ｌ ： ｎ型Ｓｉ基板、 ：５ｉＯｔ 膜、 ：ゲート 電極、 ：ガードリング、 ：損傷層。
て用いられるＭＯＳキャパシタを示す平面図、第２図は
第１図のｎ−’ｎ線に沿っての断面図、第３図は本発明
の一実施例によるＣ−Ｖ測定方法により測定されたＣ−
■特性の一例を示すグラフ、第４図及び第５図はそれぞ
れガードリングに電圧を印加した場合及びガードリング
に電圧を印加しない場合について測定されたＣ−Ｖ特性
の一例を示すグラフ、第６図は従来のＣ−■測定方法に
おいて用いられるＭＯＳキャパシタを示す平面図、 第７図は第６図の■−■線に沿っての断面図、 第８図はＣ−■特性の理論曲線を示すグラフである。 図面における主要な符号の説明 ｌ ： ｎ型Ｓｉ基板、 ：５ｉＯｔ 膜、 ：ゲート 電極、 ：ガードリング、 ：損傷層。
Claims (1)
- 【特許請求の範囲】 半導体基板上に絶縁膜を介して電極が形成された半導
体装置のＣ−Ｖ測定方法において、 上記電極の周辺部の上記絶縁膜の表面に損傷を与えた後
にＣ−Ｖ測定を行うようにしたことを特徴とするＣ−Ｖ
測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548789A JPH03185849A (ja) | 1989-12-15 | 1989-12-15 | Ｃ―ｖ測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32548789A JPH03185849A (ja) | 1989-12-15 | 1989-12-15 | Ｃ―ｖ測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185849A true JPH03185849A (ja) | 1991-08-13 |
Family
ID=18177428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32548789A Pending JPH03185849A (ja) | 1989-12-15 | 1989-12-15 | Ｃ―ｖ測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273183A (ja) * | 2002-03-15 | 2003-09-26 | Solid State Measurements Inc | 閾値電圧及びドーパント濃度の高速測定方法 |
-
1989
- 1989-12-15 JP JP32548789A patent/JPH03185849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273183A (ja) * | 2002-03-15 | 2003-09-26 | Solid State Measurements Inc | 閾値電圧及びドーパント濃度の高速測定方法 |
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