JPH03185860A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置およびその製造に係
わり、特に上記装置が浮遊ゲート電極と、制御ゲート電
極とにより構成される記憶トランジスタを有する不揮発
性半導体記憶装置およびその製造方法に関する。

（従来の技術） 記憶情報の書き替えが可能な不揮発性半導体記憶装置と
して、ＥＰＲＯＭ５Ｅ２　ＰＲＯＭが良く知られている
。

ＥＰＲＯＭ５Ｅ２　ＰＲＯＭは、そのメモリセル部に電
気的に浮遊状態にある浮遊ゲート電極と、ワード線とし
て機能する制御ゲート電極とにより構成される記憶トラ
ンジスタを持っている。記憶情報は、上記浮遊ゲート電
極の帯電状態によって決定され、記憶トランジスタの導
通、非導通をもって、“１“０”の記憶情報に置き換え
る。

ところで、浮遊ゲート電極および制御ゲート電極の形成
方法は、まず、第１ゲート絶縁膜上に、第１層ポリシリ
コン層を堆積形成し、これに、浮遊ゲート電極を各メモ
リセル毎に分離するセルスリットを開孔する。次いで、
第２ゲート絶縁膜を形成し、第２層ポリシリコン層を堆
積形成する。

次いで、第２層ポリシリコン層を、ホトレジストを用い
てワード線形状にパターニングするとともに、このワー
ド線形状のホトレジストを用いて、自己整合的に第１層
ポリシリコン層をエツチングし、各メモリセル毎に分離
された浮遊ゲート電極を形成する（ＥＦＲＯＭの従来例
）。

以上のように、浮遊ゲート電極の形成を、ワード線に対
して自己整合的に形成する方法が、従来−膜内となって
いる。

また、ワード線は、各メモリセルで、制御ゲート電極を
兼ねている。

さて、ワード線に対して自己整合的に浮遊ゲト電極を形
成した工程での平面図、断面図をそれぞれ第２５図およ
び第２６図に示す。第２６図は、第２５図中のＭ−Ｍ’
線に沿う断面図である。

第２５図および第２６図に示すように、基板１表面には
、フィールド酸化膜２が形成されている。

図中の３はソース領域で、４はドレイン領域である。こ
れらの領域の間には、第１ゲート絶縁膜５を介して浮遊
ゲート電極６が形成されている。この浮遊ゲート電極６
は、各メモリセル毎でそれぞれ分割して形成されている
。浮遊ゲート電極６上には、第２ゲート絶縁膜７を介し
てワード線８が形成されている。このワード線８は、チ
ャネル幅方向に隣接する各メモリセルに延在している。

そして、各メモリセルで、制御ゲート電極として機能す
る。９は、ドレイン領域に対するコンタクト孔領域であ
る。

さて、この従来構造における欠点を、以下に説明する。

まず、第１の欠点として、上記従来構造であると、制御
ゲート電極（ワード線）８と、浮遊ゲート電極６との間
に存在する第２ゲート絶縁膜の７の耐圧が低くなること
が挙げられる。

これは、第１層ポリシリコンによる浮遊ゲート電極６を
形成するために、セルスリット１０を開孔する。そして
、セルスリット１０を持ったまま、第２ゲート絶縁膜７
を形成する点に問題がある。

つまり、セルスリット１０を持ったまま酸化を行なうと
、第２５図中の円１１内に示す角部では、ポリシリコン
の酸化レートが平面部に比べて低くいため、ここでは、
膜厚の薄い第２ゲート絶縁膜７が形成されてしまう。

また、これとともに浮遊ゲート電極６にとっても角であ
り、この角には電界が集中しやすい。

以上の２点が相乗効果となって、第２ゲート絶縁膜７の
耐圧低下を招いている。特に浮遊ゲート電極６の角にお
ける電界集中の点は、これに対向して制御ゲート電極８
が存在していることから、想像もしない程の著しい耐圧
の低下を引き起こす。

−旦、第２ゲート絶縁膜７が破壊されれば、制御ゲート
電極８と、浮遊ゲート電極６とが導通状態となり、制御
ゲート電極６の電位が直接、第１ゲート絶縁膜５にかか
る。

このことは、第１ゲート絶縁膜５の膜厚によって受ける
ダメージが異なるが、第１ゲート絶縁膜５に膜厚が、例
えば１００λ以下であるトンネル絶縁膜を持っているＥ
２　ＦＲＯＭでは、このトンネル絶縁膜が受ける上記ダ
メージは大きい。

Ｅ２　ＦＲＯＭの場合で、第２ゲート絶縁膜の破壊が起
こると、制御ゲート電極にかかる電圧（例えば２０Ｖ程
度）が、はぼ直接トンネル絶縁膜にかかる。このため、
トンネル絶縁膜も破壊されてしまう。この結果、制御ゲ
ート電極（ワード線）と、基板とが短絡する。ここまで
くると、第２ゲート絶縁膜破壊による１ビツトの不具合
だけではおさまらず、１本のワード線、例えば棲８ビッ
ト分、すなわち１バイト分は、書き込みも消去もできな
くなってしまう。

このように、特に浮遊ゲート電極と、制御ゲート電極と
からなる記憶トランジスタをメモリセルに内蔵する不揮
発性半導体記憶装置では、たった１つの不良から多大な
不良に繋がっていく可能性があり、個々のエレメントは
非常に厳しいものを必要とする。

次に、第２の欠点として、第１層ポリシリコン層にセル
スリット１０を形成するというプロセス上の問題がある
。

この問題となるプロセスは、第１層ポリシリコン層に対
してセルスリット１０をエツチング開孔する。そして、
第２層ポリシリコン層を堆積してから、第２ＪＩＷポリ
シリコン層、第１層ポリシリコン層を同時にエツチング
してワード線と、浮遊ゲート電極とをパターン形成する
点である。

このようなプロセスであると、セルスリット１０をエツ
チング開孔した部分には、第１層ポリシリコン層が残っ
ていない。そして、セルスリット１０をエツチング開孔
した領域で、かつワード線８が通過しない領域において
は、フィールド酸化膜２の局所的な膜減りが発生する。

この膜減りした領域を図中の１２に示す。

つまり、この膜減り領域１２では、第２ゲート絶縁膜７
と、浮遊ゲート電極６（第１層ポリシリコン層）との分
が追加エツチングされることになるから、フィールド酸
化膜２の膜減りが著しく起こるのである。

最悪の場合、この膜減り領域１２でのフィールド酸化膜
２の膜厚が、最初に形成した膜厚の１／３程度のものま
で出現している。

このような膜減り領域１２の上部に、例えばカラム選択
線のような配線が走っていれば、膜減り領域１２の直下
でフィールド反転する恐れがあり、素子間リーク電流の
原因となる。

このフィールド反転、ワード線８と基板１との短絡が起
きた場合でも、やはり１ビット分の不良、あるいはそれ
以上のロウ方向不良が発生する。

以上挙げた２つの゛欠点は、両者とも製造工程管理を厳
しくすることで、その場はしのげるかもしれないが、こ
れから先のことを考えると、やはり不揮発性半導体記憶
装置と、その製造方法から根本的な対策を必要とする問
題である。

（発明が解決しようとする課題） この発明は上記ような点に鑑みて為されたもので、装置
にあっては制御ゲート電極と、浮遊ゲート電極との間に
存在する第２ゲート絶縁膜の耐圧を向上させ、また、そ
の製造方法にあってはフィールド絶縁膜の局所的な膜減
りを防止できる不揮発性半導体記憶装置およびその製造
方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体記憶装置は、（イ）　半導体
基板上に第１ゲート絶縁膜を介して形成された浮遊ゲー
トと、この浮遊ゲート上に第２ゲート絶縁膜を介して形
成され、浮遊ゲートと容量結合する制御ゲートとから構
成されるメモリセルを複数個有し、前記メモリセルがマ
トリクス状に集積形成され、集積形成されたメモリセル
はカラム方向にビット線を、ロウ方向にワード線を有す
る不揮発性半導体記憶装置において、前記メモリセルで
各々独立して島状に形成された前記制御ゲートと、 全面を被覆する第１の層間絶縁膜と、 前記第１の層間絶縁膜を貫通し、前記制御ゲートにそれ
ぞれ達する第１のコンタクト孔と、前記第１のコンタク
ト孔を介し、前記制御ゲートのうち、前記ロウ方向に隣
接して存在するメモリセルの制御ゲート同士を互いに接
続する第１の配線と、 を具備することを特徴とする。

さらに、（イ）項記載の不揮発性半導体記憶装置におい
て、 （ロ）　前記第１の配線を被覆し全面に、さらに形成さ
れた第２の層間絶縁膜と、 前記第２の居間絶縁膜を貫通し、前記第１の配線にそれ
ぞれ達する第２のコンタクト孔と、第２のコンタクト孔
を介し、前記ロウ方向に存在する前記第１の配線同士を
互いにシャント接続する第２の配線と、 を具備することを特徴とする。

また、（イ）項記載の不揮発性半導体記憶装置の製造方
法は、 （ハ）　半導体基板上に、第１ゲート絶縁膜を形成する
工程と、 前記第１ゲート絶縁膜上に、第１の導体層を形成する工
程と、 前記第１の導体層上に、第２ゲート絶縁膜を形成する工
程と、 前記第２ゲート絶縁膜上に、第２の導体層を形成する工
程と、 前記第２の導体層、第２ゲート絶縁膜および第１の導体
層を一括してパターニングし、各メモリセル領域で各々
独立した島状に制御ゲート並びに浮遊ゲートを形成する
工程と、 全面に第１の居間絶縁膜を形成する工程と、前記第１の
層間絶縁膜を貫通し、前記制御ゲートにそれぞれ達する
第１のコンタクト孔を開孔する工程と、 全面に第３の導体層を形成する工程と、前記第３の導体
層をパターニングし、前記第１のコンタクト孔を介し、
前記制御ゲートのうち、前記ロウ方向に隣接して存在す
るメモリセルの制御ゲート同士を互いに接続する第１の
配線を形成する工程と、 を具備することを特徴とする特 また、（ロ）項記載の不揮発性半導体記憶装置の製造方
法は、（ハ）項記載の不揮発性半導体記憶装置の製造方
法に、さらに加えて、第１の配線を被覆し全面に、さら
に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜を貫通し、前記第１の配線にそれ
ぞれ達する第２のコンタクト孔を開孔する工程と、 全面に第４の導体層を形成する工程と、前記第４の導体
層をパターニングし、前記第２のコンタクト孔を介し、
前記ロウ方向に存在する前記第１の配線同士を互いにシ
ャント接続する第２の配線を形成する工程と、 を具備することを特徴とする。

（作用） 上記のような不揮発性半導体記憶装置およびその製造方
法にあっては、まず、第１の導体層にセルスリットを形
成しない。これによって、第２ゲート絶縁膜が極力平坦
な第１の導体層に形成されるから、局所的に膜厚が薄く
なるような第２ゲート絶縁膜は形成されにくくなる。

また、第１の導体層と、第２の導体層とを同一のパター
ニング工程で、浮遊ゲート電極、制御ゲート電極のパタ
ーンに形成するから、フィールド絶縁膜に重複するエツ
チング箇所がなくなって、フィールド絶縁膜の膜減りも
起こらない。

また、構造的には、浮遊ゲート電極上のみに、制御ゲー
ト電極が形成される形となるから、浮遊ゲート電極の角
と、制御ゲート電極とが対向するような箇所はなくなり
、局所的な電界集中による第２ゲート絶縁膜破壊もなく
なる。

（実施例） 以下、図面を参照して、この発明の実施例に係わる不揮
発性半導体記憶装置およびその製造方法について説明す
る。

第１図は、この発明の第１の実施例に係わるＥＦＲＯＭ
の２ビット分のメモリセル部を示すパターン平面図、第
２図は、第１図中のＡ−Ａ　−線に沿う断面図である。

第１図、第２図において、従来の第２５図、第２６図と
同一部分については、同一の参照符号を付し、重複する
説明は避ける。

第１図および第２図に示すように、本発明の特徴として
は、制御ゲート電極８を、浮遊ゲート電極６と同様に、
各メモリセルで、それぞれ分割した点にある。

第１図および第２図について説明すると、層間絶縁膜１
３には、各制御ゲート電極８に通じるコンタクト孔１４
が開孔されている。このコンタクト孔１４を介して配線
１５を配し、これによってワード線方向、すなわちチャ
ネル幅方向に隣接する制御ゲート電極８を、それぞれ接
続している。

これによって、制御ゲート電極８が、各メモリセルおの
おので分割されたとしても、ワード線方向に隣接する制
御ゲート電極８は、配線１５で互いに接続されているの
でワード線として機能できる。

なお、図中の１６はビット線であり、後述するが上記配
線１５と同一の導体層で構成され、同時のパターニング
によって得られる。９′はビット線１６のコンタクト部
である。

次に、第３図を参照して、第１の実施例装置の第２ゲー
ト絶縁膜耐圧向上の効果について説明する。

第３図は、制御ゲート印加電圧と、第２ゲート絶縁膜を
流れる微弱な制御ゲートル浮遊ゲート間電流との相関図
である。

第３図中、曲線ａは、従来装置（第２５図、第２６図参
照）における第２ゲート絶縁膜耐圧特性曲線であり、曲
線すは、本発明装５！ｉ’（第１図、第２図参照）にお
ける第２ゲート絶縁膜耐圧特性曲線である。

第３図に示すように、曲線ａと、曲線すとを同一グラフ
上にプロットしてみると、本発明に係わている曲線すは
、曲線ａより下に位置し、従来装置よりも制御ゲートル
浮遊ゲート間電流が少なくなっていることが分かる。

また、制御ゲート印加電圧が大体１２Ｖ以上になると、
曲線ａと、曲線すとの差が一段と大きくなっている。こ
れは、従来装置では、大きな上記電流が流れだすのだが
、本発明装置では、上記電流が抑制されることを表して
いる。

以上のように、本発明装置では、第２ゲート絶縁膜の耐
圧が向上する。

では、次に、第１の実施例装置の製造方法について、第
４図（ａ）ないし第４図（ｃ）を参照して説明する。

第４図（ａ）ないし第４図（ｃ）は、第２図と同じ部分
の断面を製造工程順に示した断面図である。第１図、第
２図と同一の部分については、同一の符号を付し、ｇｉ
復する説明は避ける。

まず、第４図（ａ）に示すように、基板１の表面に、例
えば選択酸化法によってフィールド絶縁膜２を形成する
。次いで、分離された素子領域表面に、第１ゲート絶縁
膜５を、例えば熱酸化によって形成する。次いで、第１
層ポリシリコン層６を、例えばＣＶＤ法によって堆積形
威し、次いで、その表面に、例えば熱酸化によって第２
ゲート絶縁膜７を形成する。次いで、第２層ポリシリコ
ン層８を、例えばＣＶＤ法により堆積形成する。

次に、第４図（ｂ）に示すように、全面にホトレジスト
１７を塗布し、これを写真蝕刻法を用いて制御ゲート電
極並びに浮遊ゲート電極形成パターンにパターニングす
る。次いで、パターン形成されたホトレジスト１７をマ
スクにして、第２層ポリシリコン層８、第２ゲート絶縁
膜７、第１層ポリシリコン層６を順次、ＲＩＥ法（異方
性エツチング）によってエツチングする。次いで、図示
されないソース／ドレイン拡散層形成領域上の第１ゲー
ト絶縁膜５をエツチングし、基板１表面を露出する。

次に、第４図（ｃ）に示すように、基板１表面が露出し
た部分（図示せず）に、例えば熱酸化法によって再度ゲ
ート酸化を行なう。このとき、ポリシリコンで構成され
た制御ゲート電極８、および浮遊ゲート電極６の表面に
熱酸化ＪＩ１１８が形成される（第２図では省略してい
る）。次いで、層間絶縁膜１３を、例えばＣＶＤ法によ
って堆積形成する。次いで、熱処理を加えた後、全面に
ホトレジスト（図示せず）を塗布し、これに対してコン
タクト孔開孔パターンを、写真蝕刻法によってパターン
形成する。次いで、パターン形成されたホトレジスト（
図示せず）をマスクにして、ＣＤＥ法（等方性エツチン
グ）、およびＲＩＥ法（異方性エツチング）によってコ
ンタクト孔１４を開孔する。次いで、ホトレジスト（図
示せず）を除去した後、例えばスパッタ法により、第１
層アルミニウム膜を形成する。次いで、このアルミニウ
ム膜を、例えばホトレジスト（図示せず）を用いた写真
蝕刻法によってチャネル幅方向に隣接するメモリセルを
接続する配線１５、およびビット線１６形状にパターニ
ングする。

なお、メモリセルは複数個あり、これらがマトリクス状
に集積形成される。また、配線１５はロウ方向に形成さ
れ、ビット線はカラム方向に形成される。

以上の工程をもって第１の実施例装置が製造される。

このような、第１の実施例に係わるＥＦＲＯＭおよびそ
の製造方法であると、まず、装置では、第３図を参照し
て説明したように、第２ゲート絶縁膜７の耐圧が向上す
る。

これは、従来のように第１層ポリシリコン層６にセルス
リットを形成しないため、第１層ポリシリコン層６の表
面が極力平坦な状態にて、第２ゲート絶縁膜７が形成さ
れること。

また、これとともに、浮遊ゲート電極４と、制御ゲート
電極８との間に、電界集中を起こす要因である浮遊ゲー
ト電極６の角と、制御ゲート電極８とが対向する箇所が
存在しないことによる。

さらに、その製造方法では、セルスリットを第１層ポリ
シリ、コン層６に形成せず、セルスリット開孔と、積層
構造ゲート（制御ゲート８と、浮遊ゲート６）とのパタ
ーニング写真蝕刻工程を一本化している。この結果、フ
ィールド絶縁膜２の局所的な膜減りも起こらない。

これらのことから、第１の実施例装置は高耐圧である第
２ゲート絶縁膜を有し、また、その製造方法では、フィ
ールド絶縁膜の膜減りも起こらず、結果として、特にロ
ウ方向不良に強い高信頼性の装置となる。

また、第１の実施例装置の効果として、動作速度の向上
の点が挙げられる。

これは、メモリセル個々で分割された制御ゲート電極（
ポリシリコン）８を、例えばアルミニウムのような抵抗
の小さい物質でチャネル幅方向に接続し、これをワード
線とするからである。

さらに、本発明装置にかかる構造をみてみると、第２層
ポリシリコン層８が、フィールド絶縁膜２上に直接接し
てまたぐパターンがなくなっている。

これによる効果は、以下のような点である。

従来構造では、第２層ポリシリコン層８が、フィールド
絶縁膜２上に接して跨いでいたため、フィールド絶縁膜
直下が反転しないように高濃度のフィールド反転防止用
のイオン注入を必要としてしていた。

しかし、本発明装置の構造によれば、上記フィールド反
転防止用のイオン注入の際、従来と同程度のドーズ塁で
、従来構造よりも反転耐性を向上できる。例えば、層間
絶縁膜１３の膜厚次第では、反転耐性を、例えば倍以上
に上げることも可能である。

また、これだけではなく、反転耐性が従来と同程度で良
ければ、上記イオン注入の際にドーズ量を下げることも
できる。上記ドーズ量を下げれば、例えば基板１中の欠
陥発生を抑制できる等の効果もある。

また、製造方法において、浮遊ゲート電極パタニング写
真蝕刻工程と、制御ゲート電極パタニング写真蝕刻工程
とを一本化していることから、従来に比較し、１回分の
パターニング写真蝕刻工程が省略される。よって、製造
コストの低減を図れる。

そして、これとともに、製造歩留りの向上も達成できる
。

次に、第５図および第６図を参照して、第２の実施例に
ついて説明する。

第５図は、この発明の第２の実施例に係わるＥＰＲＯＭ
の２ビツト分のメモリセル部を示すパターン平面図、第
６図は、第５図中のＢ−Ｂ−線に沿う断面図である。第
５図、′：ＸＳ６図において、第１図、第２図と同一部
分については、同一の参照符号を付し、重複する説明は
避ける。

第５図および第６図に示すように、第２の実施例装置の
特徴としては、配線１５に接続され、ワド線幹線となる
第２の配線２１を付加した点にある。

第５図および′２５６図について説明すると、層間絶縁
膜１３上には、さらに第２の層間絶縁膜１９が堆積され
、これに配線１５に通じる第２のコンタクト孔２０が開
孔されている。この第２のコンタクト孔２０を介してチ
ャネル幅方向に走る第２の配線２１が形成されている。

この第２の配線２１は、実際の装置では、第５図および
第６図に示すような２ビツト分のパターンを、チャネル
幅方向に所定ビット数繰り返している。例えば８ビツト
の場合は、第５図および第６図のパターンを、チャネル
幅方向に４回繰り返せば良い。

結果として、第２の配線２１は、幹線的なワード線機能
を果たし、これに接続されている各配線１５に対して、
ワード線電位を分配供給し、配線１５は、少なくとも２
つの制御ゲート電極８に上記電位を供、給する。

このような第２の実施例に係わる装置であると、第２の
配線２１で、少なくとも２つある配線１５（図中では１
つ）を、互いにシャント接続している。

これで、第１の実施例装置に比べて、制御ゲート電極８
に対するコンタクトの数が単純に半分になり、シャント
したことによる抵抗成分の低下もあって、いっそうの動
作の高速化が期待できる。

では、次に、第７図（ａ）および第７図（ｂ）を参照し
て、第２の実施例装置の製造方法について説明する。第
７図（ａ）および第７図（ｂ）において、第５図、第６
図と同一の部分については、同一の符号を付し、重複す
る説明は避ける。

まず、第７図（ａ）は、前記第４図（ｃ）と類似する一
工程中の断面図である。

第７図（ａ）までの工程は、第４図（ａ）ないし第４図
（Ｃ）までの工程とほぼ同じである。

第４図（Ｃ）までの工程と異なっている点としては、第
４図（ｃ）では、配線１５が各制御ゲート電極８を互い
に接続するパターンであるのに対し、第７図（ａ）では
、配線１５が少なくとも２ビット分の制御ゲート電極８
を互いに接続するパターンとなっている点である。した
がって、配線１５をパターニングするマスクパターンが
異なっている。

次に、第７図（ｂ）に示すように、配線１５、ビット線
１６をパターニングした後、第２の層間絶縁膜１９を地
積形成し、平坦化する。次いで、全面にホトレジスト（
図示せず）を塗布し、これに対してコンタクト孔開孔パ
ターンを、写真蝕刻法によってパターン形成する。次い
で、パターン形成されたホトレジスト（図示せず）をマ
スクにして、ＣＤＥ法（等方性エツチング）、およびＲ
ＩＥ法（異方性エツチング）によって第２のコンタクト
孔２０を開孔する。次いで、ホトレジスト（図示せず）
を除去した後、例えばスパッタ法により、第２層アルミ
ニウム膜を形成する。次いで、このアルミニウム膜を、
例えばホトレジスト（図示せず）を用いた写真蝕刻法に
よってチャネル幅方向に隣接する配線１５を互いに接続
する第２の配線２１形状にパターニングする。

以上の工程をもって第２の実施例装置が製造される。

このような第２の実施例に係わるＥＦＲＯＭであると、
第１の実施例で説明した効果に加えて、上述したように
、いっそうの動作の高速化が期待できる。

尚、第１、第２の実施例では、浮遊ゲート電極６、制御
ゲート電極８は、ポリシリコンにて構成されたが、他の
導体で構成されても構わない。例えばポリサイド構造膜
、あるいはシリサイドであってもよい。

また、配線１５、第２の配線２１は、アルミニウムにて
構成されたが、これらも他の導体で構成されても構わな
い。例えばアルミニウムと、他の金属との合金、あるい
はタングステン等の金属膜であってもよい。

これらのように、浮遊ゲート電極、制御ゲート電極、お
よび配線を構成する材料を変えても、発明の効果を阻害
するようなことはなく、本発明の主旨を逸脱する範囲で
はない。

次に、第８図ないし第１０図を参照して、第３の実施例
について説明する。

第８図は、この発明の第３の実施例にかかるＥ２　ＦＲ
ＯＭの２ビット分のメモリセル部を示すパターン平面図
、第９図は、第８図中のｃ−ｃ’線に沿う断面図、第１
０図は、第８図中のＤＤ′線に沿う断面図である。第８
図ないし第１０図において、第１図、第２図と同一の部
分については、同一の参照符号を付し、重複する説明は
避ける。

第８図ないし第１０図に示すように、この第３の実施例
装置の特徴は、第１の実施例で説明した装置構造を、Ｅ
２　ＦＲＯＭに応用した点である。

第８図ないし第１０図について説明すると、Ｅ２　ＦＲ
ＯＭでは、その機能上、浮遊ゲート電極６下の一部に第
１ゲート絶縁膜５よりも膜厚が薄いトンネル絶縁膜２２
が設けられている。

さらに、浮遊ゲート電極６、制御ゲート電極８からなる
記憶トランジスタの他に、選択トランジスタを有してい
る。

選択トランジスタは、記憶トランジスタ（浮遊ゲート電
極６と制御ゲート電極８とから成る）のドレイン領域４
側に存在している。

実施例では、第８図に示すように、第１ゲート絶縁膜２
３上に形成された第１選択ゲート電極２４と、この第１
選択ゲート電極２４上に、第２ゲート絶縁膜２５を介し
て形成された第２選択ゲート電極２６を持つ、いわゆる
積層選択ゲート構造を持った選択トランジスタとなって
いる。

図中の４′は、記憶トランジスタと、選択トランジスタ
とを接続する基板１と反対導電型の拡散層である。

尚、トンネル絶縁膜２２下の領域も、基板１と反対導電
型の拡散層である（図示せず）。

このように、Ｅ２　ＦＲＯＭに、第１の実施例で説明し
た構造を応用してもよい。

この場合でも、特に記憶トランジスタの箇所において、
第１の実施例で説明した効果と同様な効果があることは
もちろんである。

第３の実施例装置の製造方法は、第１の実施例装置と同
様な方法で、第１ゲート絶縁膜５を形成した後、トンネ
ル絶縁膜形成領域部のみ、第１ゲト絶縁膜５を選択的に
除去する。次いで、第１ゲート絶縁膜５が除去された箇
所に、トンネル絶縁膜２２を、例えば熱酸化により形成
する。

この後は、第４図（ａ）ないし第４図（Ｃ）に説明した
第１の実施例装置の製造方法と、はぼ同様な工程で製造
できる。

ただし、第１層ポリシリコン層を堆積形成した後、引き
続いて行なわれる写真蝕刻工程の際、制御ゲート電極８
のパターンに加えて、第２選択ゲート電極２６のパター
ンを付加することは必要である。

次に、第１１図ないし第１４図を参照して、第４の実施
例について説明する。

第１１図は、この発明の第４の実施例にかかるＥ２　Ｐ
ＲＯＭの２ビット分のメモリセル部を示すパターン平面
図、第１２図は、第１１図中のＥ−Ｅ′線に沿う断面図
、第１３図は、第１１図中のＦ−Ｆ’線に沿う断面図、
第１４図は、第１３図に示す断面の、選択ゲート端部の
断面図である。

第５図、第６図、および第８図ないし第１０図と同一の
部分については、同一の参照符号を付し、重複する説明
は避ける。

第１１図ないし第１４図に示すように、この第４の実施
例装置の特徴は、第２の実施例で説明した装置構造を、
Ｅ２　ＦＲＯＭに応用した点である。

第１１図ないし第１４図について説明すると、選択トラ
ンジスタ（第１１図中Ｆ−Ｆ’線付近）の第１、第２選
択ゲート電極２４および２６上には、第２層アルミニウ
ム膜で構成された第３の配線２７が形成されている。こ
のｆＢ３の配線２７は、第１４図に示すように、選択ゲ
ート線の端部で、第１選択ゲート電極２４および第２選
択ゲート電極２６に接続されている。

なお、第１の選択ゲート電極２４および第２選択ゲート
電極２６と、第３の配線２７との接続は、上記端部のみ
でなく、もちろんその他の箇所にて上記接続を行なって
も良い。例えば、１バイト毎に上記接続を行なっても良
い。

この接続関係は、第１４図に示すように、第２層ポリシ
リコン層（第２選択ゲート電極）２６が選択的に剥離さ
れた部分２８が存在し、ここには、層間絶縁膜１３に、
第１層ポリシリコン層（第１選択ゲート電極）２４に通
じるコンタクト孔２９が開孔されている。このコンタク
ト孔２９内には、第１層アルミニウム膜にて構成された
コンタクト電極３０が形成され、第１層ポリシリコン層
２４と、第２層ポリシリコン層２６とを接続している。

さらに第２の層間絶縁膜１９には、コンタクト電極３０
に通じるコンタクト孔３１が開孔され、ここを介して、
第３の配線が、コンタクト電極３０に接続されている。

結果として、第３の配線２７は、選択ゲート線のバイパ
ス線機能を果たす。

このような第４の実施例に係わる装置であると、第２の
実施例で説明した効果があることはもちろんのこと、さ
らに加えて、抵抗値が比較的小さいアルミニウムで構成
された第３の配線２７が、選択ゲート電極２４および２
６にシャント接続されているので、選択ゲート線におい
ても、動作速度の向上が期待できる。

また、第４の実施例装置の製造方法は、第３の実施例装
置と同様の方法で、トンネル絶縁膜２２を形成してから
、第１の実施例装置と同様の方法で、第１層ポリシリコ
ン層６．２４、第２ゲート絶縁膜７．２５、第２層ポリ
シリコン層８．２６を形成する。

次いで、第３の実施例と同様、選択ゲートパターンを付
加したパターン（第２層ポリシリコン層２６パターン）
で写真蝕刻工程を行なう。

次いで、第２層ポリシリコン層８．２６を、選択ゲート
線の端部のみ、選択的に剥離する（この部分は第１４図
中、２８に図示されている）。

次いで、ポリシリコン層２５．２６にコンタクト開孔を
行った後、第２の実施例同様、第１層アルミニウム膜を
形成し、引き続いて、これを配線１５、ビット線１６、
加えてコンタクト電極３０パターンに、パターン形成す
る。次いで、第２の層間絶縁膜１９を堆積形成し、平坦
化した後、これにコンタクト孔開孔を行なってから、第
２層アルミニウム膜を形成する。次いで、この第２層ア
ルミニウム膜を、第２の配線２１、第３の配線２７パタ
ーンにパターン形成する。

以上のような製造方法によって、筒４の実施例装置が製
造できる。

次に、第１５図および第１６図を参照して、第５の実施
例について説明する。

第１５図は、この発明の第５の実施例にかかるＥＦＲＯ
Ｍの２ビット分のメモリセル部を示すパターン平面図、
第１６図は、第１５図中のＧＧ′線に沿う断面図である
。第１５図および第１６図において、第１図、第２図と
同一の部分については、同一の参照符号を付し、重複す
る説明は避ける。

第１５図および第１６図に示すように、この第５の実施
例装置の特徴は、第１の実施例で説明しりＥ　Ｐ　ＲＯ
Ｍを、２バス方式にした点である。

第１５図および第１６図について説明すると、ドレイン
領域４には、コンタクト孔９１　を介してドレイン配線
（ビット線）１６．が接続されている。

一方、ソース領域３にも、同様にコンタクト孔９□　を
介してソース配線１６□が接続されている。

このように、２バス方式のＥＰＲＯＭに本発明を適用し
てもよい。

また、ドレイン配線１６□およびソース配線１６□は、
配線１５を構成するアルミニウム膜と、同一の膜で形成
できる。

次に、第１７図および第１８図を参照して、第６の実施
例について説明する。

第１７図は、この発明の第６の実施例にかかるＥＰＲＯ
Ｍの２ビット分のメモリセル部を示すパターン平面図、
第１８図は、第１５図中のＨ−Ｈ’線に沿う断面図であ
る。第１７図および第１８図において、第、５図、第６
図、第１５図、および第１６図と同一の部分については
、同一の参照符号を付し、重複する説明は避ける。

第１７図および第１８図に示すように、この第６の実施
例装置の特徴は、第２の実施例で説明したＥＦＲＯＭを
、２バス方式にした点である。

このようにしても、もちろん良い。

次に、第１９図ないし第２１図を参照して、第７の実施
例について説明する。

第１９図は、この発明の第７の実施例にかかるＥ２ＦＲ
ＯＭの２ビット分のメモリセル部を示すパターン平面図
、第２０図は、第１９図中のＩ−Ｉ′線に沿う断面図、
第２１図は、第１９図中のＪ−Ｊ’線に沿う断面図であ
る。第８図〜第１０図、第１５図、および第１６図と同
一の部分については、同一の参照符号を付し、重複する
説明は避ける。

第１９図ないし第２１図に示すように、この第７の実施
例装置の特徴は、第３の実施例で説明したＥ２　ＦＲＯ
Ｍを、２バス方式した点である。

また、同実施例では、さらに、読み出しトランジスタを
有している。

第１９図ないし第２１図について説明すると、読み出し
トランジスタは、記憶トランジスタ（浮遊ゲート電′極
６と制御ゲート電極８とから成る）のソース領域３側に
存在している。

実施例では、この読み出しトランジスタも、積層ゲート
構造をもっている。

この積層ゲート構造は、特に第２１図に示すように、第
１層ポリシリコン層からなる第１の読み出しゲート電極
３２と、この上に絶縁膜を介して形成された第２層ポリ
シリコン層からなる第２の読み出しゲート電極３３とに
より構成されている。

図中の３′は、記憶トランジスタ、と読み出しトランジ
スタとを接続する基板１と反対導電型の拡散層である。

尚、トンネル絶縁膜２２の下の領域も、基板１と反対導
電型の拡散層である（図示せず）。

このようにしても、もちろん良い。

次に、第２２図ないし第２４図を参照して、第８の実施
例について説明する。

第２２図は、この発明の第８の実施例にかかるＥ２　Ｆ
ＲＯＭの２ビット分のメモリセル部を示すパターン平面
図、第２３図は、第２２図中のに−に’線に沿う断面図
、第２４図は、第２２図中のＬ−Ｌ’線に沿う断面図で
ある。第１１図〜第１３図、第１７図、および第１８図
と同一の部分については、同一の参照符号を付し、重複
する説明は避ける。

第２２図ないし第２４図に示すように、この第８の実施
例装置の特徴は、第４の実施例で説明したＥ２　ＦＲＯ
Ｍを、２バス方式にした点である。

また、同実施例では、さらに、読み出しトランジスタを
有している。

第２２図ないし第２４図について説明すると、読み出し
トランジスタ（図中３２．３３の部分）の上には、第２
層アルミニウム膜で構成された第４の配線３４が形成さ
れている。この第４の配線３４は、読み出しゲート線の
端部で、第１読み出しゲート電極３２、第２読み出しゲ
ート電極３３に接続されている。

なお、第１の読み出しゲート電極３２および第２の読み
出しゲート電極３３と、第４の配線３４との接続は、上
記端部のみでなく、その他の箇所にて上記接続を行なっ
ても、もちろん良い。例えば、１バイト毎に上記接続を
行なっても良い。

この接続方法は、第４の実施例で説明した第３の配線２
７と、第１選択ゲート電極２４および第２選択ゲート電
極２６との接続方法と、同じ方法でよい。

このように第８の実施例では、第４の実施例での効果、
および２バス方式の効果に加えて、抵抗値が比較的小さ
いアルミニウムで構成された第４の配線３４が、読み出
しゲート電極３２．３３にシャント接続されているので
、読み出しゲート線における動作速度の向上が期待でき
る。

尚、第３ないし第８の実施例でも、第１、第２の実施例
同様、各種ゲート電極の構成材料、および各種配線の構
成材料を変えても、発明の効果を阻害するようなことは
ないことはもちろんである。

さらに、第１ないし第８の実施例において、例えば制御
ゲート電極等に通じるように開孔される各種コンタクト
孔は、素子の設計要求に応じて、その形状、および開孔
位置は種々変更が可能である。同様に、各種配線のパタ
ーンも種々変更が可能である。

［発明の効果コ 以上説明したように、この発明によれば、装置にあって
は、制御ゲート電極と、浮遊ゲート電極との間に存在す
る第２ゲート絶縁膜の耐圧が向上し、また、その製造方
法にあっては、フィールド絶縁膜の局所的な膜減りが発
生しない不揮発性半導体記憶装置およびその製造方法が
堤供される。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わるＥＦＲＯＭのパ
ターン平面図、第２図は第１図中のＡ−Ａ’線に沿う断
面図、第３図は、本発明装置と従来装置とにおける制御
ゲート印加電圧と制御ゲートル浮遊ゲート間電流との相
関図、第４図（ａ）ないし第４図（ｃ）は第１の実施例
装置を製造工程順に示した断面図、第５図は第２の実施
例に係わるＥＦＲＯＭのパターン平面図、第６図は第５
図中のＢ−Ｂ’線に沿う断面図、第７図（ａ）および第
７図（ｂ）は第２の実施例装置を製造工程順に示した断
面図、第８図は第３の実施例に係わるＥ２　ＦＲＯＭの
パターン平面図、第９図は第８図中のｃ−ｃ’線に沿う
断面図、第１０図は第８図中のＤ−Ｄ’線に沿う断面図
、第１１図は第４の実施例に係わるＥ２　ＦＲＯＭのパ
ターン平面図、第１２図は第１１図中のＥ−Ｅ’線に沿
う断面図、第１３図は第１１図中のＦ−Ｆ’線に沿゛う
断面図、第１４図は第１３図における断面の選択ゲート
端部の断面図、第１５図は第５の実施例に係わるＥＰＲ
ＯＭのパターン平面図、第１６図は第１５図中のＧ−Ｇ
’線に沿う断面図、第１７図は第６の実施例に係わるＥ
ＰＲＯＭのパターン平面図、第１８図は第１７図中のＨ
−Ｈ’線に沿う断面図、第１９図は第７の実施例に係わ
るＥ２　ＦＲＯＭのパターン平面図、第２０図は第１９
図中の１−１’線に沿う断面図、第２１図は第１９図中
のＪ−Ｊ’線に沿う断面図、第２２図は第８の実施例に
係わるＥ２　ＦＲＯＭのパターン平面図、第２３図は第
２２図中のに−に’線に沿う断面図、第２４図は第２２
図中のＬ−Ｌ’線に沿う断面図、第２５図は従来装置の
一製造工程中における平面図、第２６図は第２５図のＭ
−Ｍ’線に沿う断面図である。 １・・・半導体基板、３・・・ソース領域、４・・・ド
レイン領域、５・・・第１ゲート絶縁膜、６・・・浮遊
ゲート電極、７・・・第２ゲート絶縁膜、８・・・制御
ゲート電極、１３・・・層間絶縁膜、１４・・・コンタ
クト孔、１５・・・配線、２１・・・第２の配線。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に第１ゲート絶縁膜を介して形成さ
   れた浮遊ゲートと、この浮遊ゲート上に第２ゲート絶縁
   膜を介して形成され、浮遊ゲートと容量結合する制御ゲ
   ートとから構成されるメモリセルを複数個有し、前記メ
   モリセルがマトリクス状に集積形成され、集積形成され
   たメモリセルはカラム方向にビット線を、ロウ方向にワ
   ード線を有する不揮発性半導体記憶装置において、前記
   メモリセルで各々独立して島状に形成された前記制御ゲ
   ートと、 全面を被覆する第１の層間絶縁膜と、 前記第１の層間絶縁膜を貫通し、前記制御ゲートにそれ
   ぞれ達する第１のコンタクト孔と、前記第１のコンタク
   ト孔を介し、前記制御ゲートのうち、前記ロウ方向に隣
   接して存在するメモリセルの制御ゲート同士を互いに接
   続する第１の配線と、 を具備することを特徴とする不揮発性半導体記憶装置。
2. （２）前記第１の配線を被覆し全面に、さらに形成され
   た第２の層間絶縁膜と、 前記第２の層間絶縁膜を貫通し、前記第１の配線にそれ
   ぞれ達する第２のコンタクト孔と、第２のコンタクト孔
   を介し、前記ロウ方向に存在する前記第１の配線同士を
   互いにシャント接続する第２の配線と、 を具備することを特徴とする請求項（１）記載の不揮発
   性半導体記憶装置。
3. （３）半導体基板上に第１ゲート絶縁膜を介して形成さ
   れた浮遊ゲートと、この浮遊ゲート上に第２ゲート絶縁
   膜を介して形成され、浮遊ゲートと容量結合する制御ゲ
   ートとから構成されるメモリセルを複数個有し、前記メ
   モリセルがマトリクス状に集積形成され、集積形成され
   たメモリセルはカラム方向にビット線を、ロウ方向にワ
   ード線を有する不揮発性半導体記憶装置の製造方法であ
   って、 半導体基板上に、第１ゲート絶縁膜を形成する工程と、 前記第１ゲート絶縁膜上に、第１の導体層を形成する工
   程と、 前記第１の導体層上に、第２ゲート絶縁膜を形成する工
   程と、 前記第２ゲート絶縁膜上に、第２の導体層を形成する工
   程と、 前記第２の導体層、第２ゲート絶縁膜および第１の導体
   層を一括してパターニングし、各メモリセル領域で各々
   独立した島状に制御ゲート並びに浮遊ゲートを形成する
   工程と、 全面に第１の層間絶縁膜を形成する工程と、前記第１の
   層間絶縁膜を貫通し、前記制御ゲートにそれぞれ達する
   第１のコンタクト孔を開孔する工程と、 全面に第３の導体層を形成する工程と、 前記第３の導体層をパターニングし、前記第１のコンタ
   クト孔を介し、前記制御ゲートのうち、前記ロウ方向に
   隣接して存在するメモリセルの制御ゲート同士を互いに
   接続する第１の配線を形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
   製造方法。
4. （４）第１の配線を被覆し全面に、さらに第２の層間絶
   縁膜を形成する工程と、 前記第２の層間絶縁膜を貫通し、前記第１の配線にそれ
   ぞれ達する第２のコンタクト孔を開孔する工程と、 全面に第４の導体層を形成する工程と、 前記第４の導体層をパターニングし、前記第２のコンタ
   クト孔を介し、前記ロウ方向に存在する前記第１の配線
   同士を互いにシャント接続する第２の配線を形成する工
   程と、 を具備することを特徴とする請求項（３）記載の不揮発
   性半導体記憶装置の製造方法。