JPS6122664A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野］ 本発明は半導体記憶装置に関し、特にフローティングゲ
ートを有する構造のメモリセルと高速型の周辺回路とを
備える半導体記憶装置およびその製造方法に関するもの
である。

〔背景技術〕

半導体記憶装置の高速化の面ではワード線材料つまりＭ
ＯＳＦＥＴを構成するゲート電極材料をこれまでの多結
晶シリコンから金属（メタル）或いは金属硅化物（メタ
ルシリサイド）に変える試みがなされている。

メモリセルにフローティングゲートとコントロールゲー
トの二重ゲート構造の所ｉ１１ＥＦＲＯＭ素子を有する
半導体記憶装置では、前記コントロールゲートなメタル
やメタルシリサイドで構成することが考えられる。

本発明者ハＥ　Ｐ　ＲＯＭをさらに高速化するために、
同一層のメタル又はメタルシリサイドでコントロールゲ
ートおよび周辺回路のＭＯＳＦＥＴのゲート電極を形成
するための、以下の２つの製造方法を考えた。

しかしながら、このような構造の半導体記憶装置を実際
に製造するに際しては、以下のような特性上、工程上、
微細加工上の種々の問題が生じた。

即ち、第１の製造工程の案は、第４図（至）に示す方法
である。シリコン基板１のメモリセル部Ｍ上に５ｉ０２
ＪＩ２、ポリシリコン膜（フローティングゲート膜）３
、ゲート間ＳｉＱ、膜４ａ、ポリシリコン膜およびＭＯ
Ｓ　＋　ｚ　＠（モリプシリサイド；コン５ｂを形成す
る。これを同図の）のようにフォトレジスト６をマスク
として前述の膜を同時にパターンエツチングする。とこ
ろが、この方法ではコントロールゲートとなるポリシリ
コン膜およびＭｏＳｉ、膜５ａ、５ｂとゲート間ＳｉＱ
、膜４ａおよび５ｉＱ２膜４ｂをエツチングした時点で
、周辺回路部Ｓのシリコン基板１主面が露呈されてしま
う。このため、以後のポリシリコン膜３等のエツチング
時にシリコン基板１主面がダメージを受け、ＭＯＳトラ
ンジスタの特性劣化を生じる。

第２の製造工程の案は第５図（５）、（６）に示す方法
である。メモリ七ル部Ｍと周辺回路部ＳＫ夫々順序的に
フォトレジストのマスク７．８を形成して各部のゲート
のパターンエツチングを個々に行なう。しかし、この方
法では高精度なフォトレジストのパターニングおよびこ
れを利用したＭｏＳｉ２膜のエツチングを夫々２回行な
わなければならない。このため、工程が煩雑なものにな
る。また、２回の微細なフォトリソグラフィの夫々の位
置合せ誤差が重畳され易く、素子パターンの微細化、換
言すれば高集積化が阻害される。

したがって、メモリセル、周辺回路の各ゲートにメタル
やメタルシリサイドを適用した上で高集積化や特性の向
上を達成したものは未だに得られていない。

なお、ポリシリコン膜のみで、メモリセルのコントロー
ルゲートおよび周辺回路のＭＯＳＦＥＴのグーｌ−電極
を形成したものとしては、たとえば、１９８４年ＩＥＥ
Ｅ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　−８ｔ
ａｔｅ　Ｃ１ｒｃｕｉｔｓ　ＣｏｎｆｅｒｅｎｃｅのＤ
ｉｇｅｓｔ　ｏｆｌ”、ｅｃｈｎｉｃａｌ　Ｐａｐｅｒ
ｓのＰ２Ｓ５に示されているＥＦＲＯＭがある。

し発明の目的〕 本発明の目的はメモリセル、周辺回路にメタルやシリサ
イドのゲート構造を採用して高速化を図ると共に、特性
の向上および高集積化を実現することのできる半導体記
憶装置を提供することにある。

また、本発明の他の目的は、ゲート形成のためのフォト
リソグラフィ工程を低減してメタルやシリサイドのゲー
ト構造のメモリセル、周辺回路を形成でき、合わせて高
集積化を容易に達成することのできる半導体記憶装置の
製造方法を提供することにある。

本発明の前記ならびに−そのほかの目的と新規な特徴は
、・本明細書の記述および添付図面からあきらかになる
であろう。

〔発明の概要〕

本願にお℃・て開示される発明のうち代表的なものの概
要を簡単忙説明すれば、下記のとおりである。

すなわち、二層ゲート構造のメモリセルの上層ゲート（
コントロールゲート）と、周辺回路のＭＩＳＦＥＴのゲ
ートとを夫々メタルやメタルシリサイドにて形成し、か
つこれら各ゲートのメタルやメタルシリサイドは同時に
膜形成しかつ同時にパターンエツチングした同一層にて
構成することにより、記憶装置全体の高速化を達成し、
基板へのエツチング時のダメージの防止や特性の安定化
を図ることができる。

また、メモリセルの上層ゲートと周辺回路ＭＩＳＦＥＴ
のゲート形成に際し、両ゲートのメタル又はメタルシリ
サイド層を同時にパターンエツチング形成し、その後周
辺回路部をマスキングした上で、先に形成したメタル又
はメタルシリサイド層をマスクとしてメモリセルの下層
ゲートであるポリシリコン層を自己整合によりパターン
エツチングすることにより、ゲート形成のフォトリソグ
ラフィ工程を一回に低減でき、これ忙より微細力ロ工を
可能にし℃高集積化を図り、かつ高速化、特性の安定し
た半導体記憶装置を製造することカテきる。

〔実施例〕

第１図および第２図（４）、（Ｂは本発明の半導体記憶
装置の模式的平面図とその断面図であり、特に第２図（
Ｂ）には第１図では省略した周辺回路部Ｓの構造をメモ
リセル部Ｍの構造と並べて示している。

図において１１は例えばＰ型のシリコン基板であり、そ
の工面にフィールド酸化膜（Ｓｈｏｗ　）　１２を形成
して活性領域を規定している。メモリセルＭａは、７０
−ティングゲート１３とコントロールゲート１４とを二
層に形成した所謂ＥＦＲＯＭとして構成しており、半導
体基板１１と７０−ティングゲート１３との間および両
ゲート１３゜１４間には夫々ゲート酸化膜（Ｓｉｎ、）
１５、ゲート間酸化膜（ＳｉＯ，）１６を形成し、フロ
ーティン／）ｆ　−）　１３およびコントロールグー）
１４は酸化膜１７により取囲まれ′ｃ℃・る。更にその
上側には層間膜としてのＰＳＧ膜１８を全面に形成して
いる。下層ゲートとしての前記フローティングゲート１
３はポリシリコンにて形成しており、上層ゲートとして
のコントロールゲート１４は、本例では下側のポリシリ
コン層１９と上側のモリブデンシリサイド層（ＭｏＳｉ
２）２０との所謂ポリサイド構造となっている。そして
、半導体基板１１の工面にはＮ＋型半導体領域からなる
ソース・ドレイン領域２１を形成し、コンタクトホール
２２忙おいてＰＳＧ膜上に延設したＡノ配線２３に接続
させている。

一万、周辺回路部ＳのＭＯＳトランジスタＳａは、ゲー
ト酸化膜２４上にゲート２５を形成し、かつ基板１１の
工面にＮ＋型半導体領域のソース・ドレイン領域２６を
形成したもので、ＰＳＧ膜１８の層間絶縁膜上に延設し
たＡ／配線２７に接続を図っ℃いる。そして、前記ゲー
ト２５は前記メモリセルＭａのコントロールゲート１４
と同一のポリシリコン層２８とＭｏＳｉ、°層２９とか
らなるポリサイド構造に構成して〜・る。　　　′次に
以上の構成の半導体記憶装置の製造方法を第３図（５）
〜向により説明する。

先ず同図囚のように、Ｐ型シリコン基板１１の工面上に
フィールド酸化ｇ１２を形成して活性領域を規定すると
共に、工面王妃は゛ゲート酸化膜１５を形成し更にその
上にＣＶＤ法により第１ポリシリコン膜１３ａを形成す
る。そして、同図（Ｂ）のように７オトレジスト膜３０
をメモリセル部Ｍ上にパターニング形成し、これをマス
クとして前記第１ポリシリコンＪｌｊ　１３　ａをエツ
チングする・ことにより、メモリセル部Ｍに第１ポリシ
リコン膜１３ａが残される。その後、フォトレジスト膜
３０を除去し、全面エツチングにより第１ポリＳｉ膜が
エツチングされた領域のゲート酸化膜を除去する。

次いで、同図（Ｑのよ５に基板１１ないし第１ポリシリ
コン膜１３ａ上に酸化膜（ＳｉＯ，）３１を形成し、こ
れをメモリセル部Ｍではゲート間酸化膜１６、周辺回路
部Ｓではゲート酸化膜２３として構成する。そして、そ
の上に第２ポリシリコン膜３２を形成する。

この後、同図（９）のようにＭＯとＳｉとの混合膜３３
を形成し、Ｍｏ−８ｉ膜３３と第２ポリシリコン膜３２
０２層構造が得られる。

しかる上で、同図（ト）のようにフォトレジスト膜３６
をゲート形状にパターニングし、これをマスクとして前
記ＭＯ−Ｓ　ｉ膜３３、第２ポリシリコン膜３２をパタ
ーンエツチングする。これにより、メモリセル部Ｍのコ
ントロールゲート１４と周辺回路部Ｓのゲート２５とを
同時に形成できる。この場合、ＭＯ・Ｓｉ膜３３、第２
ポリシリコン膜３２のエツチングには夫々ＣＦ４　＋Ｏ
□、ＣＣｌ４等のガスを使用したドライエツチング法を
利用する。

第２ポリシリコン膜のエツチングガスにＣＣｌ４を使用
することによりエツチングの進行に伴ってフォトレジス
ト膜３６から飛散されるポリマがエツチングされる６膜
のエツチング側面に順次付着してゆくので、６膜のサイ
ドエツチングは防止され、高精度かつ微細なバターニン
グが完成される。フォトレジスト膜３６はその後除去す
る。

次に、今度は同図■のように別のフォトレジスト膜３７
を新たに形成し、メモリセル部Ｍを開口して周辺回路部
Ｓをマスクする。そして、メモリセル部Ｍでは前工程で
パターニングされたコントロールゲート１４をマスクと
して自己整合法によって前記酸化膜１６と第１ポリシリ
コン膜１３ａをエツチングし、フローティングゲート１
３を形成する。酸化膜１６と第１ポリシリコン膜１３ａ
のエツチングは夫々ＣＨＦ５　、ＣＣＡ４等のガスを利
用する。第１ポリシリコン膜１３ａのエツチングの際に
もエツチングに伴ってフォトレジスト膜３７から飛散さ
れるポリマが前記６膜１６，１９゜２０やこの第１ポリ
シリコン膜１３ａ、酸化膜１５のエツチング側面に付着
されるため、これらのサイドエツチングは防止され所要
のパターン寸法に形成できる。なお第１ポリシリコン膜
１３ａのエツチングガスは、Ｍｏ−８ｉ膜２０をエツチ
ングしにくいガス、例えばＨＣＪガスでも良い。この結
果、同図−のようにメモリセル部Ｍではフローティング
ゲート１３とコントロールゲート１４からなる二層ゲー
ト構造が得られ、周辺回路部Ｓではゲート２４が得られ
る。

次にこれを熱処理することにより、ＭｏＳｉ、膜を形成
して低抵抗化した後、全体を軽く酸化雰囲気中で熱処理
することにより、フローティングゲート１３およびコン
トロールゲート１４を熱酸化膜１７で覆う。以下、イオ
ン打込法によってソース・ドレイン領域２１，２６を形
成し、更に常法の層間膜形成、コンタクトホール形成、
Ａ／配線膜の形成およびバターニングを行なうことによ
り、第１図および第２図に示した半導体記憶装置を得る
ことができる。

この製造方法によれば、メモリセル部Ｍのコントロール
ゲート１４と周辺回路部Ｓのゲート２５とを同時にパタ
ーン形成して（・る。つまり、所謂ゲート形成に係るフ
ォトリソグラフィ工程を１回行なうだけでよくしたがっ
てフォトマスクも１枚でよい。したがってコントロール
ゲート１４とゲート２５を個別に形成する際のマスク位
置合せ誤差等が生ずることはなく、高精度のゲートパタ
ーン形成を行なうことができる。また、フォトリソグラ
フィ工程によるエツチングが１回で済むために工程の簡
易化を図ることもできる。

−万、メモリセル部Ｍのフローティングゲート１３のパ
ターン形成に際しては、周辺回路部Ｓをマスクした上で
自己整合法によつ℃エツチングを行なっ℃いるために、
高精度にフローティングゲート１３を形成できる。また
、このときフローティングゲート１３の第１ポリシリコ
シ膜１３ａの段部における残りを防止するために十分な
エツチングを行なっても、周辺回路部Ｓはマスクされて
いるためにゲート２５がオーバエツチング状態になるこ
とはなく、かつコントロールゲート１４およびフローテ
ィングゲート１３もポリマの作用によってオーバエツチ
ングされることはない。これにより、所要のゲート長を
正確に得ることができ、高集積化を助長する。勿論、周
辺回路部Ｓやメモリセル部Ｍにおいてシリコン基板１１
の主面にダメージを受けることもなく特性の安定化が期
待できる。

したがって、このように製造された半導体記憶装置は、
メモリセル部Ｍのコントロールケート１４と周辺回路Ｓ
のゲート２４とをポリサイド（金属シリサイド）で構成
しているので動作の高速化が得られると共にパターンの
高精度微細化によって高集積化が図られ、かつ特性も安
定かつ高信頼性のものを得ることができる。

〔効果〕

（１）二層ゲート構造のメモリセルの上層ゲートと、□
周辺回路のゲートとを金属シリサイドにて形成している
ので動作の高速化を達成できる。

（２）前記上層ゲートと周辺回路ゲートとを同時に膜形
成しかつパターンエツチングしているので、パターン形
成誤差は殆んどなく、高精度かつ微細に形成でき、高集
積化が実現される。

（３）　　上層ゲートと周辺回路ゲートとをパターンエ
ツチングした後に周辺回路をマスクして下層ゲートのパ
ターンエツチングを行なっているので、周辺回路部にお
ける基板へのダメージを防止でき、安定かつ信頼性の高
い電気的特性を得ることができる。

（４）下層ゲートのパターンエツチングは上層ゲートを
利用した自己整合法によって行なっ壬いるので、フォト
リソグラフィ工程数を低減して製造工程の簡易化を図る
ことができる。

（５）前記自己整合法により下履ゲートを形成している
ので、下層ゲートと上層ゲートとの寸法差が殆んどなく
、特性上有利である。

（６）フォトレジスト等をマスクに利用しているので、
エツチング時に生じるポリマがゲート側面に付着してゲ
ートのオーバエツチングを防止できる。

（７）下層ゲー　トのエツチングを十分に行なってもマ
スクされた周辺回路のゲートがエツチングされイ）こと
はないので、下層ゲート材料の段部残りを確実に防止す
ることができる。

以上本発明者によってなされた発明を実施例にもとつき
具体重圧説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、メモリセル
部の上層ゲートと周辺回路のゲートは前述のポリサイド
構造に代えて金属シリサイド層のみの構造、或いは金属
層のみの構造としてもよい。また材料もＭＯの外にＴｉ
。

Ｗ、Ｔａやその他の高融点金属を使用することもできる
。また、二層ゲート構造のエツチングマスクとして、上
層ゲート上に酸化膜あるいは他の膜を用いることもでき
る。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＰＲＯＭをメモリ
セルとする半導体記憶装置に適用した場合について説明
したが、それに限定されるものではなく電気的な消去を
行なうフローティングゲートを有するＥＥＰＲＯＭはも
とより二層のゲート構造のＭＩＳＦＥＴを有する半導体
装置に同様に適用できる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例の特にメモ
リセル部を模式的忙示す平面図、第２図囚、（Ｂ）は第
１図のＡ−Ａ、Ｂ−Ｂに沿う断面図で、（８）図には周
辺回路部を付加した図、第３図（５）〜向は製造方法の
工程図で第２図の）に法を示す工程断面図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３ａ・・・第１ポリシリコン膜、１３・°°フロー
ティングゲート、１４・・・コントロールケート、１５
・・・ゲート酸化膜、１６・・・ゲート間酸化膜、１８
・・・ポリシリコンＭｌ、１９・・・ＭｏＳｉ、　ＪＩ
ｉ、２０・・・ソース・ドレイン領域、２２・・・ＡＪ
配線、２３・・・ゲート酸化膜、２４・・・ゲート、２
７・・・ポリシリコン膜、２８・・・Ｍｏ５ｆｔ膜、３
１・・・酸化膜、３２・・・第２ポリシリコン膜、３３
・・・Ｍａ腰、３４・・・ＭｏＳｉ、膜、３６．３７・
・・フォトレジスト膜、Ｍ・・・メモリセル部、Ｍａ・
・・メモリセル、Ｓ・・・周辺回路部、Ｓａ・・・ＭＯ
Ｓトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １、二層ゲート構造のメモリセルと、単層ゲート構造の
   周辺回路とを備え、前記メモリセルの上層ゲートと周辺
   回路ゲートとを金属又は金属シリサイドにて形成し、か
   つこれらのゲートは同時に膜形成とパターンエッチング
   を行なった同一層にて構成したことを特徴とする半導体
   記憶装置。 ２、金属シリサイドにモリブデンシリサイドを用いてな
   る特許請求の範囲第１項記載の半導体記憶装置。 ３、メモリセルはＥＰＲＯＭ構造であり、上層ゲートを
   コントロールゲート、下層ゲートをフローティングゲー
   トで構成してなる特許請求の範囲第１項又は第２項記載
   の半導体記憶装置。 ４、半導体基板のメモリセル部上に下層ゲート膜を形成
   する工程と、半導体基板のメモリセル部および周辺回路
   部上に金属又は金属シリサイド膜を形成する工程と、フ
   ォトリソグラフィ技術により前記金属又は金属シリサイ
   ド膜をゲート形状にパターンエッチする工程と、周辺回
   路部上をマスク部材で覆いメモリセル部の前記下層ゲー
   ト膜を前記金属又は金属シリサイドゲートをマスクとし
   た自己整合法によつてパターンエッチングする工程とを
   備える半導体記憶装置の製造方法。 ５、下層ゲート膜をポリシリコンで形成し、金属又は金
   属シリサイド膜をＭｏ又はＭｏＳｉ＿２膜で形成してな
   る特許請求の範囲第４項記載の半導体記憶装置の製造方
   法。 ６、周辺回路部のマスクにフォトレジスト等の高分子樹
   脂材を用いてなる特許請求の範囲第４項又は第５項記載
   の半導体記憶装置の製造方法。 ７、下層ゲート膜および金属又は金属シリサイド膜の形
   成前には夫々下側にＳｉＯ＿２等の絶縁膜形成工程を有
   してなる特許請求の範囲第４項ないし第６項のいずれか
   に記載の半導体記憶装置の製造方法。