JPH03185929A

JPH03185929A - 量子化装置

Info

Publication number: JPH03185929A
Application number: JP32464089A
Authority: JP
Inventors: Hiroshi Sato; 啓佐藤; Junichiro Tanabe; 田辺　潤一郎
Original assignee: Aiwa Co Ltd
Current assignee: Sony Group Corp
Priority date: 1989-12-14
Filing date: 1989-12-14
Publication date: 1991-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は、例えば映像信号をディジタル的に信号処理
する際に使用して好適な量子化装置とこ間する。

［従来の技術］第９図は、ディジタル映像処理装置の基本構成を示して
いる。

同図において、入力端子５１に供給されるアナログ映像
信号はＡ／Ｄ変換器５２でディジタル信号に変換された
のちディジタル映像処理回路５３に供給される。そして
、この処理回路５３の出力信号はＤ／Ａ変換器５４でア
ナログ信号に変換されたのち出力端子５５に供給される
。

このような映像処理装置においては、Ａ／Ｄ変換器５２
における量子化ビット数が多い程画像品位が向上する。

一般に、通常の明るさを持つ画面に対しては７ピツト以
上必要であり、実際には８ビツトＡ／Ｄ変換器を使用す
るのが標準的である。

［発明が解決しようとする課題］しかし、８ピツトのＡ／Ｄ変換器は比較的高価であるた
め、安価な６ビツ）Ａ／Ｄ変換器を使用する場合も少な
くない。６ビツ）Ａ／Ｄ変換器では暗〜明の輝度レベル
を６４階調で表現するため、暗〜明の輝度レベルを２５
６階調で表現する８ビツトＡ／Ｄ変換器に比べて、偽輪
郭（ｆａｌｓｅ　ｃｏｎｔｏｕｒｉｎｇ）の発生による
階調表現の劣化、および量子化雑音によるＳ／Ｎの劣化
を生じる。

偽輪郭を目立たなくする手法として、例えばデイザ法が
提案されている。つまり、第１０図に示すように、アナ
ログの映像信号にデイザ信号発生器５６で発生される疑
似乱数を加算器５７で加算し、この加算器５７の出力信
号をＡ／Ｄ変換器δ２に供給するものである。これによ
れば、偽輪郭が分散されて目立たなくなる。

しかし、このデイザ法によれば、疑似乱数を発生するデ
イザ信号発生器５６が比較的大規模な回路となる欠点が
あった。また、デイザ法によりＡ／Ｄ変換器５２より得
られるディジタル信号自体は、やはり６ビツトのものて
あり、階調表現の改善は空間積分作用に負うところが大
きく、静止画等では充分な効果が得られない場合があっ
た。

そこで、この発明では、例えば安価な６ビツトＡ／Ｄ変
換器を使用して７ビツト相当以上の良好な画質を得るこ
とができるようにするものである。

［課題を解決するための手段］この発明は、人力アナログ信号に、周波数が変換クロッ
クの１７２Ｉ′ｌ−Ｎ倍（Ｍ、Ｎは正の整数、かつＭ＞
Ｎ）で、かつ振幅が量子化ビット数Ｎの１／２ステップ
幅の奇数倍となるウオブリングクロックを加算するアナ
ログ加算器と、このアナログ加算器の出力信号を量子化
ビット数Ｎのディジタル信号に変換するＡ／Ｄ変換器と
、このＡ／Ｄ変換器の出力信号を供給して量子化ビット
数Ｍの出力ディジタル信号を得る、変換クロックのそれ
ぞれ２Ｍ−Ｎ−１クロック分〜１クロック分の遅延時間
を有する遅延素子で構成される２　Ｍ−Ｎ−１段のディ
ジタルローパスフィルタの直列回路とを具備するもので
ある。

［作　用コ上述構成においては、Ａ／Ｄ変換器が量子化ビット数Ｎ
、例えば６ビツトのものであるとき、ディジタル加算器
からＭビット、７ビツト以上のデ・イジタル信号が得ら
れる。つまり、ＮビットＡ／Ｄ変換器を使用してＭピッ
ト相当以上の画質を得ること可能となる。

［実　施　例］以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。本例においては、６ビツ）Ａ／Ｄ変換器
を使用して７ビツトのディジタル信号を得るようにした
ものである。

同図において、入力端子１に供給されるアナログの映像
信号ＳＶはバッファ２および抵抗器３を介して加算器４
に供給される。

また、端子５にはシステムクロックＣＬＫが供給される
。本例において、このシステムクロックＣＬＫは上述し
た映像信号Ｓｖの水平同期信号ＨＤに同期したものとさ
れ、その周波数は、例えば１１００ｆ）Ｉ　　（ｆＨは
水平周波数）とされる。

端子５に供給されるシステムクロックＣＬＫはインバー
タ６で位相反転されたのち分周器７で２５− 分周される。この分周器７の出力信号は抵抗器８を介し
て加算器４にウオブリングクロックＷＯＢとして供給さ
れる。この場合、加算器４における映像信号Ｓｖとウオ
ブリングクロックＷＯＢとの加算比率は、抵抗器３およ
び８の抵抗値によって決定されるが、加算器４に供給さ
れるウオブリングクロックＷＯＢの振＠（ピークツーピ
ーク値）が、６ビツト量子化ステツプの１／２ステップ
幅の奇数倍、本例においては１倍となるように設定され
る。

加算器４からの映像信号ＳＶとウオブリングクロックＷ
ＯＢとの加算信号は６ビツトＡ／Ｄ変換器９に供給され
て６ビツトのディジタルデータＸ１１に変換される。こ
の場合、Ａ／Ｄ変換器９には、端子５に供給されるりシ
ステムクロックＣＬＫが変換クロック（サンプリングク
ロック）として供給される。

なお、上述したようにウオブリングクロックＷＯＢを形
成するに際して、システムクロックＣＬＫをインバータ
６て位相反転していることにより、６− ウオブリングクロックＷＯＢの変化点（立ち上がりおよ
び立ち下がりエツジ）がサンプリング点と一致しないよ
うにされている。

Ａ／Ｄ変換器９より出力される６ビツトのディジタルデ
ータＸｎは、ディジタル加算器１０に供給される。

また、Ａ／Ｄ変換器９より出力されるディジタルデータ
ＸｎはＤフリップフロップ１１のデータ端子りに供給さ
れ、このＤフリップフロップ１１のクロック端子には端
子５よりシステムクロックＣＬＫが供給される。このＤ
フリップフロップ１１の出力端子Ｑには、ディジタルデ
ータＸｎより１クロック分遅延したディジタルデータＸ
ｎ−１が得られ、このディジタルデータＸ　ｎ−１は加
算器１０に供給される。

加算器１０ではディジタルデータＸｎとＸｎ−１とが加
算され、この加算器１０からは７ビツトのディジタルデ
ータＹｎが出力され、このディジタルデータＹｎは出力
ディジタルデータとして出力端子１２に供給される。こ
の場合、加算器１０およびＤフリップフロップ１１によ
って、実質的にシステムクロックＣＬＫの周波数の１／
２の周波数を遮断周波数とするローパスフィルタが構成
される。そのため、加算器４で加算されたウオブリング
クロックＷＯＢは、このローパスフィルタで自動的に除
去されるため、ディジタルデータＹｎには現われなくな
る。

本例は以上のように構成され、次にディジタルデータＹ
ｎがどのように形成されるかについて説明する。

第２図は、通常のＡ／Ｄ変換器における量子化の状態を
示している。この図から明らかなように、通常のＡ／Ｄ
変換器では、ビット数が６ビツト（破線）から７ビツト
（−点鎖線）に増加するにつれ、人力される映像信号Ｓ
Ｖ（実線）に近付き、良好な結果を得ることができる。

これは、６ビツトの量子化ステップ（Ｌｎ　）に比へ、
７ビツトの量子化ステップ（Ｌ　ｎとＱｎ）の方が細か
くなるからである。

本例においては、加算器４で映像信号ＳＶ（第３図破線
に図示）にウオブリングクロックＷＯＢが加算され、Ａ
／Ｄ変換器９に供給される信号（ＳＶ＋ＷＯＢ）は、６
ビツト量子化ステツプの１／２ステップ幅をもって、繰
り返しシフトされたものとなる（同図実線に図示）。そ
のため、Ａ／Ｄ変換器９より出力されるディジタルデー
タＸｎは、同図に「・」点で示すよな配置となる。

Ｄフリップフロップ１１では、このディジタルデータＸ
ｎがシステムクロックＣＬＫの１クロック分遅延される
ので、ディジタルデータＸｎ−１は、第４図に「○」点
で示すような配置となる。したがって、加算器１０より
出力される７ビツトのディジタルデータＹｎは、同図に
「×」点で示すような配置となる。

結局、７ビツトのディジタルデータＹｎは、７ビツ）Ａ
／Ｄ変換器による量子化と同様の結果となる（第２図参
＠）。

なお、第１図において、加算器４に供給されるウオブリ
ングクロックＷＯＢの振幅を、６ビツト量子化ステツプ
の１／２ステップ幅の偶数倍、例えば２倍（６ビツト量
子化ステツプの１ステップ幅）とするときには、このよ
うな結果は得られない。

このように本例によれば、安価な６ビツトＡ／Ｄ変換器
９を使用して７ビツ）Ａ／Ｄ変換器を使用したときと同
様のディジタルデータＹｎを得ることができる。

また、映像信号ＳＶに加算するウオブリングクロックＷ
ＯＢは単純な繰り返し信号であり、インバータ６、分周
器７等の簡単な回路で形成することができ、従来のデイ
ザ信号発生器等のような大規模回路は必要でなく、ＬＳ
Ｉ化が容易であると共に、安価に構成できる。

また、全体の処理がシステムクロックＣＬ　Ｋに同期し
て行なわれるので、ビートやフリッカが発生するおそれ
はない。

さらに、出力される７ビツトのディジタルデータＹｎは
、それ自体７ビツトの情報量を有するので、デイザ法と
は異なり、静止画等に対しても有効なものとなる利益が
ある。

１０− なお、上述実施例においては、６ピツ）　Ａ／Ｄ変換器
９を用いて７ビツトのディジタルデータＹｎを得るよう
にしたものであるが、同様の構成により、一般にＮビッ
トＡ／Ｄ変換器を用いて、Ｍビットのディジタルデータ
を得ることができる。

ここで、Ｎ、　　Ｍは正の整数で、Ｎ＜Ｍである。

この場合、映像信号ＳＶに加算されるウオブリングクロ
ックＷＯＢは、その周波数がシステムクロックＣＬＫの
周波数の１／２Ｍ−Ｎで、かつその振幅が量子化ビット
数Ｎの１７２ステップ幅の奇数倍となるようにされる。

また、Ａ／Ｄ変換器からのディジタルデータＸｎは、シ
ステムクロックＣＬ　Ｋのそれぞれ２　Ｍ−Ｎ−１クロ
ック分〜１クロック分の遅延時間を有する遅延素子で構
成される２　ｆｆ１−Ｎ−１段のローパスフィルタの直
列回路に供給される。

第５図は、例えば６ビツトのＡ／Ｄ変換器９を使用して
、８ビツトのディジタルデータＺｎを得るようにしたも
のである。

同図において、分周器７Ａでは４分周される。

１１− そして、加算器４に供給されるウオブリングクロックＷ
ＯＢの振幅は６ピツト量子化ステツプの、例えば１／２
ステップ幅とされる。

Ａ／Ｄ変換器９より出力される６ビツトのディジタルデ
ータＸ　ｎは、ディジタル加算器１３に供給される。

また、Ａ／Ｄ変換器９より出力されるディジタルデータ
ＸｎはＤフリップフロップ１４のデータ端子りに供給さ
れ、このＤフリップフロップ１４の出力端子Ｑに得られ
る信号はＤフリップフロップ１５のデータ端子りに供給
される。これらＤフリップフロップ１４および１５のク
ロック端子には端子５よりシステムクロックＣＬＫが供
給される。Ｄフリップフロップ１５の出力端子Ｑには、
ディジタルデータＸｎより２クロック分遅延したディジ
タルデータＸ　ｎ−２が得られ、このディジタルデータ
Ｘ　ｎ−２は加算器１３に供給される。

加算器１３てはディジタルデータＸｎとＸ　ｎ−２とが
加算され、この加算器１３からは７ビツトのディジタル
データＹｎが出力される。この場合、２− 加算器１３およびＤフリップフロップ１４および１５に
よって、実質的にシステムクロックＣＬＫの周波数の１
／４の周波数を遮断周波数とするローパスフィルタが構
成される。そのため、加算器４で加算されたウオブリン
グクロックＷＯＢは、このローパスフィルタで自動的に
除去されるため、ディジタルデータＹｎには現われなく
なる。

加算器１３より出力される７ビツトのディジタルデータ
Ｙｎは、ディジタル加算器１６に供給される。

また、加算器１３より出力されるディジタルデータＹｎ
はＤフリップフロップ１７のデータ端子りに供給され、
このＤフリップフロップ１７のクロック端子には端子５
よりシステムクロックＣＬＫが供給される。このＤフリ
ップフロップ１７の出力端子Ｑには、ディジタルデータ
Ｙｎより１クロック分遅延したディジタルデータＹｎ−
１が得られ、このディジタルデータＹｎ−１は加算器１
６に供給される。

加算器１６ではディジタルデータＹｎとＹｎ−１１３− とが加算され、この加算器１６からは８ビツトのディジ
タルデータＺｎが出力され、このディジタルデータＺｎ
は出力ディジタルデータとして出力端子１２に供給され
る。この場合、加算器１６およびＤフリップフロップ１
７によって、実質的にシステムクロックＣＬＫの周波数
の１７２の周波数を遮断周波数とするローパスフィルタ
が構成される。

第５図例は以上のように構成され、その他は第１図例と
同様に構成される。

本例においては、加算器４で映像信号ＳＶ（第６図破線
に図示）にウオブリングクロックＷＯＢが加算され、Ａ
／Ｄ変換器９に供給される信号（ｓｖ＋ｗｏＢ）は、６
ビツト量子化ステツプの１／２ステップ幅をもって、繰
り返しシフトされたものとなる（同図実線に図示）。そ
のため、Ａ／Ｄ変換器９より出力されるディジタルデー
タＸｎは、同図に「・」点で示すような配置となる。

Ｄフリップフロップ１４および１５では、このディジタ
ルデータＸｎがシステムクロックＣＬＫ１４− の２クロック分遅延されるので、ディジタルデータＸ　
ｎ−２は、第７図に「○」点で示すような配置となる。

したがって、加算器１３より出力される７ビツトのディ
ジタルデータＹｎは、同図に「×」点で示すような配置
となる。

また、Ｄフリップフロップ】７では、このディジタルデ
ータＹｎがシステムクロックＣＬＫのｌクロック分遅延
されるので、ディジタルデータＹｎ−１は、第８図に「
Δ」点で示すような配置となる。したがって、加算器１
６より出力される８ビットのディジタルデータＺｎは、
同図に「口」点で示すような配置となる。

このように、８ビットのディジタルデータＺｎは、８ピ
ツ）Ａ／Ｄ変換器による量子化と同様の結果となる。

なお、上述実施例においては、Ａ／Ｄ変換器９の出力信
号を直ちに多ビット化しているが、メモリ応用のシステ
ムの場合には、Ａ／Ｄ変換器９の出力信号をメモリに記
憶するようにし、メモリの出力側で多ビット化するよう
にすれば、メモリ容１５− 量の削減を図ることができ、安価に構成することができ
る。

［発明の効果コ以上説明したように、この発明によれば、ＮビットのＡ
／Ｄ変換器を使用して、Ｍピッ）　（Ｎ＜Ｍ）の情報量
を有するＮビットのディジタルデータを得ることができ
る。また、人力アナログ信号に加算されるウオブリング
クロックは、単純な繰り返し信号であるので、簡単な回
路で形成することができる。したがって、Ｍビットのデ
ィジタルデータを得る量子化装置を簡単かつ安価に構成
することができ、しかもＮビットのＡ／Ｄ変換器にわず
かな回路を付加するだけでよいので、集積回路化も容易
にてきる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図〜第
４図はその動作説明図、第５図はこの発明の他の実施例
を示す構成図、第６図〜第８図はその動作説明図、第９
図はディジモル映像処理装１６− 置の基本構成図、第１０図はデイザ法の説明図である。１　・２　・３、　８　◆ ４　・６　◆ ７　◆ ９　◆ １０、　１１１、　１１２　◆ ・入力端子・バッファ・抵抗器・アナログ加算器・インバータ・分周器・Ａ／Ｄ変換器６ ◆ディジタル加算器１５．１７・Ｄフリップフロップ・出力端子

Claims

【特許請求の範囲】

（１）入力アナログ信号に、周波数が変換クロックの１
／２＾Ｍ＾−＾Ｎ倍（Ｍ、Ｎは正の整数、かつＭ＞Ｎ）
で、かつ振幅が量子化ビット数Ｎの１／２ステップ幅の
奇数倍となるウォブリングクロックを加算するアナログ
加算器と、上記アナログ加算器の出力信号を量子化ビット数Ｎのデ
ィジタル信号に変換するＡ／Ｄ変換器と、上記Ａ／Ｄ変
換器の出力信号を供給して量子化ビット数Ｍの出力ディ
ジタル信号を得る、上記変換クロックのそれぞれ２＾Ｍ
＾−＾Ｎ＾−＾１クロック分〜１クロック分の遅延時間
を有する遅延素子で構成される２＾Ｍ＾−＾Ｎ＾−＾１
段のディジタルローパスフィルタの直列回路とを具備す
ることを特徴とする量子化装置。