JPH03186012A - タイミング信号遅延回路 - Google Patents
タイミング信号遅延回路Info
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- JPH03186012A JPH03186012A JP1325623A JP32562389A JPH03186012A JP H03186012 A JPH03186012 A JP H03186012A JP 1325623 A JP1325623 A JP 1325623A JP 32562389 A JP32562389 A JP 32562389A JP H03186012 A JPH03186012 A JP H03186012A
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- JP
- Japan
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- clock
- output
- input
- frequency
- timing
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- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、入力のタイミングパルスに対して遅延設定
分解能を倍にするタイミング信号遅延回路についてのも
のである。
分解能を倍にするタイミング信号遅延回路についてのも
のである。
［従来の技術］
次に、従来技術による夕・イミング信号遅延回路の構成
図を第３図により説明する。
図を第３図により説明する。
第３図の１はカウンタ、２はオール「０」を検出する検
出回路、３は第１−のＦＦ（フリップフロップ）、１１
はタイミングパルス、１２は第１のクロック、１３は第
２のクロック、２】〜２４は遅延データ、１６は遅延さ
れたタイミングパルスである。
出回路、３は第１−のＦＦ（フリップフロップ）、１１
はタイミングパルス、１２は第１のクロック、１３は第
２のクロック、２】〜２４は遅延データ、１６は遅延さ
れたタイミングパルスである。
第３図のカウンタ１はダウンカウンタである。
カウンタ１には、遅延データ入力２１〜２４をセットす
る。
る。
タイミングパルス１１が供給されると、第１のクロック
１２のクロックでカウンタ１は遅延デー夕数のカウント
を始め、カウンタ１の出力がすべて「０」になったこと
を検出回路２で検出したときに、第２のクロック１３の
立上りでタイミングパルスを出す。
１２のクロックでカウンタ１は遅延デー夕数のカウント
を始め、カウンタ１の出力がすべて「０」になったこと
を検出回路２で検出したときに、第２のクロック１３の
立上りでタイミングパルスを出す。
次に、第３し１の作用を第４図の波形図により説明する
。
。
第４図アはタイミングパルス１１の波形図であり、第４
図イは第１のクロック１２の波形図である。
図イは第１のクロック１２の波形図である。
第４図ｒ’７〜力は遅延データ２１〜２４のデータであ
り、第４図つ〜力のｒｏ］１０Ｊがダウンカウンタｌに
予めセットされている、 タイミングパルス１１が供給されると、第４図キ〜コに
示すように、ダウンカウンタｌが第１のクロック１２に
同期してダウンカウントを始める。
り、第４図つ〜力のｒｏ］１０Ｊがダウンカウンタｌに
予めセットされている、 タイミングパルス１１が供給されると、第４図キ〜コに
示すように、ダウンカウンタｌが第１のクロック１２に
同期してダウンカウントを始める。
第４図すは検出回路２の出力波形であり、第４図キ〜コ
がすべて「０」になったとき、検出回路２は出力を第１
のＦＦ３に出し、第４図シの第２のクロック１３の立上
りで、第４図アのタイミングパルス１１を第４図スのタ
イミングパルス１６のように遅延させる。
がすべて「０」になったとき、検出回路２は出力を第１
のＦＦ３に出し、第４図シの第２のクロック１３の立上
りで、第４図アのタイミングパルス１１を第４図スのタ
イミングパルス１６のように遅延させる。
第３図では、カウンタ１にダウンカウンタを使用してい
るが、アップカウンタを使用することもできる。
るが、アップカウンタを使用することもできる。
［発明が解決しようとする課題］
第３図の回路で、遅延設定分解能を倍にしようとすると
、クロック周波数を倍にし、回路全体の動作速度を倍に
しなければならない。
、クロック周波数を倍にし、回路全体の動作速度を倍に
しなければならない。
この発明は、遅延分解能を倍にするために付加された遅
延データと、第３のクロック１４との排他的論理和をと
り、さらに、第１のＦＦ３の出力とのＡＮＤをとって、
この出力を第１のクロック１２の倍の周波数の第４のク
ロックでタイミングを取り直すことにより、入力のタイ
ミングパルス１１に対しての遅延設定分解能を倍にする
ことを目的とする。
延データと、第３のクロック１４との排他的論理和をと
り、さらに、第１のＦＦ３の出力とのＡＮＤをとって、
この出力を第１のクロック１２の倍の周波数の第４のク
ロックでタイミングを取り直すことにより、入力のタイ
ミングパルス１１に対しての遅延設定分解能を倍にする
ことを目的とする。
［課題を解決するための手段］
この目的を達成するために、この発明では、第１の遅延
設定データ２１〜２４を設定し、タイミングパルス１１
でスタートシ、第１のクロック１２をカウントするカウ
ンタ１と、カウンタ１の出力を０入力とし、第１のタロ
ツク１２と６同じタイミングの第２のクロック１３をク
ロック入力とする第１のＦＦ３とをもつタイミング信号
遅延回路において、第２のクロック１３と同じ夕、イミ
ングの第３のクロック１４と第２の遅延設定データ３１
を入力とするＥＸ−ＯＲ（排他的論理和回路）４と、Ｅ
Ｘ−ＯＲ４の出力と第１のＦＦ３の出力を入力とするＡ
ＮＤゲー１−５と、ＡＮＤゲート５の出力をＤ入力とし
、第１のクロック１２の２倍の周波数の第４のクロック
１５をクロック入力とする第２のＦＦ６とを備える。
設定データ２１〜２４を設定し、タイミングパルス１１
でスタートシ、第１のクロック１２をカウントするカウ
ンタ１と、カウンタ１の出力を０入力とし、第１のタロ
ツク１２と６同じタイミングの第２のクロック１３をク
ロック入力とする第１のＦＦ３とをもつタイミング信号
遅延回路において、第２のクロック１３と同じ夕、イミ
ングの第３のクロック１４と第２の遅延設定データ３１
を入力とするＥＸ−ＯＲ（排他的論理和回路）４と、Ｅ
Ｘ−ＯＲ４の出力と第１のＦＦ３の出力を入力とするＡ
ＮＤゲー１−５と、ＡＮＤゲート５の出力をＤ入力とし
、第１のクロック１２の２倍の周波数の第４のクロック
１５をクロック入力とする第２のＦＦ６とを備える。
次に、この発明によるタイミング信号遅延回路の構成を
第１図により説明する。
第１図により説明する。
第１図の４はＥＸ−ＯＲ１５はＡＮＤゲート、６は第２
のＦＦであり、池は第３図と同じものである。
のＦＦであり、池は第３図と同じものである。
ＥＸ−ＯＲ４には、第２のクロック１３と同じタイミン
グの第３のクロック１４と第２の遅延設定データ３１を
入れる。
グの第３のクロック１４と第２の遅延設定データ３１を
入れる。
ＡＮＤゲート５には、ＥＸ−ＯＲ４の出力と第１のＦ
Ｆ ３の出力が入る。
Ｆ ３の出力が入る。
第２のＦＦ６は、ＡＮＤゲー１−５の出力をＤ入力とし
３、第１のクロック１２の２倍の周波数の第４のクロッ
ク１５をクロック入力とする。
３、第１のクロック１２の２倍の周波数の第４のクロッ
ク１５をクロック入力とする。
例えば、第１のクロック１２の周波数を５００ＭＨｚと
すれば、第４のクロック１５の周波数をＩ Ｇ Ｈｚに
する。
すれば、第４のクロック１５の周波数をＩ Ｇ Ｈｚに
する。
［作用］
次に、第１図の作用を第２図により説明する。
第２図は、第１同各部の波形図である。
第２図アＮシは第４図ア〜シと同じである。
第２図スは遅延設定データ３１のデータであり、ｒｌ、
にセットされている。
にセットされている。
第２図セは第４のクロック１４の波形であり、第２のク
ロック１３の波形と同じタイミングで動作する。
ロック１３の波形と同じタイミングで動作する。
第２図ソは第１のＦＦ３の出力波形であり、第４図スの
波形に相当する。
波形に相当する。
第２１”ｉｉｌ夕はＥＸ−ＯＲ４の出力の波形であり、
遅延設定データ３１が「】」にセットされているので、
出力波形は第３のクロック１４が反転した形になってい
る３ 遅延設定データ３１が「０」にセットされている場合の
出力波形は第３のりロック１４と同じになる。
遅延設定データ３１が「】」にセットされているので、
出力波形は第３のクロック１４が反転した形になってい
る３ 遅延設定データ３１が「０」にセットされている場合の
出力波形は第３のりロック１４と同じになる。
第２図チはＡＮＤゲート５の出力波形図であり、第２図
ソと第２同夕の波形のＡＮＤをとったものである。
ソと第２同夕の波形のＡＮＤをとったものである。
第２図チで、遅延設定データ３１が「０」にセットされ
ている場合は、Ｅ Ｘ−ＯＲ４の出力波形は、クロック
の半周朋分だけ手前に移動した形で取り出される。
ている場合は、Ｅ Ｘ−ＯＲ４の出力波形は、クロック
の半周朋分だけ手前に移動した形で取り出される。
第２図ツは、第２のクロ・ツク１３の２倍の周波数の第
４の７１７ツク１５の波形である。
４の７１７ツク１５の波形である。
第２図テは、第２図ツのタイミングで取り出される第２
のＦ Ｆ ６の出力波形であり、遅延されたタイミング
パルス】６の波形である。
のＦ Ｆ ６の出力波形であり、遅延されたタイミング
パルス】６の波形である。
なお、遅延データ３１、第１のＦＦ３の出力および第３
のクロック１４の論理、位相が違う場合でら、論理演算
を変えることにより、同じ結果を得ることができる。
のクロック１４の論理、位相が違う場合でら、論理演算
を変えることにより、同じ結果を得ることができる。
［発明の効果」
この発明によれば、遅延分解能を倍にするために付加さ
れた遅延設定データと、第１のクロックとのＥＸ−ＯＲ
をとり、第１のＦＦとのＡＮＤをとり、ＡＮＤ出力をＤ
入力とし、第１のクロックのｆΔの周波数の第４のクロ
ックをクロック入力とする第２のＦＦを採用しているの
で、入力のタイミングパルスに対しての遅延設定分解能
を倍にすることができる。
れた遅延設定データと、第１のクロックとのＥＸ−ＯＲ
をとり、第１のＦＦとのＡＮＤをとり、ＡＮＤ出力をＤ
入力とし、第１のクロックのｆΔの周波数の第４のクロ
ックをクロック入力とする第２のＦＦを採用しているの
で、入力のタイミングパルスに対しての遅延設定分解能
を倍にすることができる。
また、従来技術と同じ遅延設定分解能をもつものをこの
発明の回路を用いて作れば、コストや消費電力を少なく
することができる。
発明の回路を用いて作れば、コストや消費電力を少なく
することができる。
第１図はこの発明によるタイミング信号遅延回路の構成
図、第２図は第１図の波形図、第３図は従来技術による
タイミング信号遅延回路の構成図、第４図は第３図の波
形図である。 １・・・・・・カウンタ、 ２・・・・・・検出回路、 ３・・・・・・ＦＦ〈フリップフロップ〉、４・・・・
・・ＥＸ−ＯＲ（排他的論理和回路）５・・・・−・Ａ
ＮＤゲート、 ６・−・・・・ＦＦ。
図、第２図は第１図の波形図、第３図は従来技術による
タイミング信号遅延回路の構成図、第４図は第３図の波
形図である。 １・・・・・・カウンタ、 ２・・・・・・検出回路、 ３・・・・・・ＦＦ〈フリップフロップ〉、４・・・・
・・ＥＸ−ＯＲ（排他的論理和回路）５・・・・−・Ａ
ＮＤゲート、 ６・−・・・・ＦＦ。
Claims (1)
- 【特許請求の範囲】 １、第１の遅延設定データ（２１）〜（２４）を設定し
、タイミングパルス（１１）でスタートし、第１のクロ
ック（１２）をカウントするカウンタ（１）と、カウン
タ（１）の出力をＤ入力とし、第１のクロック（１２）
と同じタイミングの第２のクロック（１３）をクロック
入力とする第１のＦＦ（３）とをもつタイミング信号遅
延回路において、第２のクロック（１３）と同じタイミ
ングの第３のクロック（１４）と第２の遅延設定データ
（３１）を入力とするＥＸ−ＯＲ（４）と、ＥＸ−ＯＲ
（４）の出力と第１のＦＦ（３）の出力を入力とするＡ
ＮＤゲート（５）と、 ＡＮＤゲート（５）の出力をＤ入力とし、第１のクロッ
ク（１２）の２倍の周波数の第４のクロック（１５）を
クロック入力とする第２のＦＦ（６）とを備えることを
特徴とするタイミング信号遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325623A JPH0793558B2 (ja) | 1989-12-15 | 1989-12-15 | タイミング信号遅延回路 |
| US07/625,266 US5095232A (en) | 1989-12-15 | 1990-12-10 | Timing signal delay circuit with high resolution or accuracy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325623A JPH0793558B2 (ja) | 1989-12-15 | 1989-12-15 | タイミング信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03186012A true JPH03186012A (ja) | 1991-08-14 |
| JPH0793558B2 JPH0793558B2 (ja) | 1995-10-09 |
Family
ID=18178925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325623A Expired - Lifetime JPH0793558B2 (ja) | 1989-12-15 | 1989-12-15 | タイミング信号遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5095232A (ja) |
| JP (1) | JPH0793558B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300013A (ja) * | 2001-03-30 | 2002-10-11 | Seiko Instruments Inc | 遅延回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692415B2 (ja) * | 1991-05-15 | 1997-12-17 | 日本電気株式会社 | パルス除去回路 |
| US5210444A (en) * | 1991-12-20 | 1993-05-11 | The B. F. Goodrich Company | Duty cycle meter |
| JP2590741Y2 (ja) * | 1993-10-18 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用タイミング発生器 |
| US5917353A (en) * | 1995-02-15 | 1999-06-29 | Stmicroelectronics, Inc. | Clock pulse extender mode for clocked memory devices having precharged data paths |
| US5566188A (en) * | 1995-03-29 | 1996-10-15 | Teradyne, Inc. | Low cost timing generator for automatic test equipment operating at high data rates |
| US5598112A (en) * | 1995-05-26 | 1997-01-28 | National Semiconductor Corporation | Circuit for generating a demand-based gated clock |
| AU3991599A (en) * | 1998-05-27 | 1999-12-13 | Thomson Consumer Electronics, Inc | Synchronous reset generation in an asynchronous system |
| US7646230B2 (en) * | 2007-09-21 | 2010-01-12 | Siemens Industry, Inc. | Devices, systems, and methods for reducing signals |
| KR101103065B1 (ko) * | 2010-02-25 | 2012-01-06 | 주식회사 하이닉스반도체 | 딜레이 회로 |
| US9520864B2 (en) * | 2014-06-06 | 2016-12-13 | Qualcomm Incorporated | Delay structure for a memory interface |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3725793A (en) * | 1971-12-15 | 1973-04-03 | Bell Telephone Labor Inc | Clock synchronization arrangement employing delay devices |
| JPS60229521A (ja) * | 1984-04-27 | 1985-11-14 | Sony Tektronix Corp | デジタル信号遅延回路 |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
-
1989
- 1989-12-15 JP JP1325623A patent/JPH0793558B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-10 US US07/625,266 patent/US5095232A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300013A (ja) * | 2001-03-30 | 2002-10-11 | Seiko Instruments Inc | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793558B2 (ja) | 1995-10-09 |
| US5095232A (en) | 1992-03-10 |
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