JPH03187521A - ダイナミックデータ再プログラム可能な論理アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連するアメリカ合衆国特許出願 本件出願に直接または間接的に関連するアメリカ合衆国
特許出願は以下のとおりである。すなわち、 Ｄｘｗｉｄ　　Ｗ、　　ＰａｇｅおよびＬｕ　Ｖｅｒｍ
ｅ　　ＲｏＰｅｊｅｒｓｏｎによって１９８３年１月１
１日に出願され、“再プログラム可能な論理アレイ”と
題された出願番号４５７，１７５およびＦｏｉｌ　　１
．０５ｍ１ｎによって１９８３年１月１１日に出願され
、“ダイナミック再プログラム可能な論理アレイ”と題
された出願番号４５７，１７６である。

発明の背景 この発明はプログラム可能な論理アレイ（以下、ＰＬＡ
）に関し、より特定的には、容易に再プログラムするこ
とができるＰＬＡに関するものである。

一般的に、ＰＬＡは複数のディジタル入力信号を受信し
かつ複数のディジタル出力信号を発生する論理回路であ
り、ディジタル出力信号の各々は入力信号のプログラム
可能な積和の組合せである。

従来のＰＬＡにおいて、選択された入力信号の論理積（
ＡＮＤ）である複数のタームを発生する回路が設けられ
、そして選択的にＡＮＤタームの論理和（ＯＲ）をとる
ことによって出力信号を発生する他の回路が設けられる
。典型的なＰＬＡは、合計でｎ個の入力信号を有し、入
力信号から合計でｍ個のＡＮＤタームを発生し、そして
選択的にｍ個のＡＮＤタームの論理和をとることによっ
て合計でに個の出力信号を発生する。

ＰＬＡをより詳細に説明する論文は、１９７５年９月１
日のエレクトロニック・デザインの８４〜９０頁におい
て発表された“フィールド−ＰＬＡの簡単な論理設計”
である。ＰＬＡについて説明する他の論文は、１９７９
年７月５日のエレクトロニクスの８９〜９４頁における
“フィールド−プログラム可能なアレイ二ランダムロジ
ックに対する有力な代替案”および１９７９年７月１９
日のエレクトロニクスの９５〜１０２頁における“フィ
ールド−プログラム可能な論理、第２部：真理値表を作
業システムに転換するシーケンサおよびアレイ”である
。

ＰＬＡの一般的な設計は、ＯＲアレイに接続するＡＮＤ
アレイを含む。これらのデータラインは、タームのアレ
イをｍの深さまで送る。各々のタームは、各々の入力ご
とのデータ、データの補数およびドントケア（ｄｏｎ　
’　Ｌ　ｃａｒｅ：これは任意の入力に対するデータお
よびデータの補数を無視することによって形成される）
のＡＮＤの組合せであり、それゆえに典型的なプログラ
ムは以下のように表わされる。

ターム１＝ＡＡＢ ターム２＝λＡＢ タームｍ＝Ｂ ターム・ラインはその後、ＯＲアレイに送り込まれ、各
々のターム・ラインが出力に選択的にＯＲ処理されて出
力を出す（アレイはｍＸｋであり、ｋは出力の数である
）。

先行技術におけるＰＬＡは典型的には、固定または半固
定不揮発性論理アレイを必要とするシステムにおいて使
用されるように設計される。ＦＲＯＭ（プログラマブル
・リード・オンリ・メモリ）はしばしば論理アレイを実
行するために使用され、ＦＲＯＭはプログラム終了ごと
に１度しか使用できない（すなわち、−旦作られたプロ
グラムは変えることができない）。ＥＰＲＯＭ　（消去
可能なＦＲＯＭ）は、紫外線光の使用によって変化され
、その抹消を完了するのに数時間を要する。また、ＥＦ
ＲＯＭについての他の問題は、それらが高価であるとい
うことである。

ＥＥＰＲＯＭ（電気的に消去可能なＥＰＲＯＭ）は、Ｅ
ＰＲＯＭよりもさらに高価であり、特別な電源を必要と
する。さらに、ＦＲＯＭはＰＬＡに適した形状を有して
いない。

発明の概要 この発明の長所は、標準的なＭＯＳ（金属−酸化物一半
導体）製造技術に容易に適用できる独自の設計を提供す
ることにある。

この発明の他の長所は、必要に応じて容易にプログラム
または再プログラム可能であり、かつ半導体チップ領域
“不動産（ｔｅａｌ　ｅｓｔａｔｅ　）”を減少させる
ＰＬＡの設計を提供することにある。

１行あたりｍ個のセルからな“るｎ個の行でｎ個の入力
信号を受信するように配置されたＡＮＤアレイと、１行
あたりｍ個のセルからなるに個の行にに個の出力ライン
を提供するＯＲアレイとを有する再プログラム可能な論
理アレイが提供される。

ＡＮＤおよびＯＲアレイは、ｍ個のターム・ラインによ
って共に結合される。ＡＮＤおよびＯＲアレイの各行は
、ｍ個の電荷蓄積エレメントのうちの第１のエレメント
に結合された入力端子と、ｍ個の電荷蓄積エレメントの
ｍ番目に結合された出力端子とを有するｍ個の電荷蓄積
エレメントのシフトレジスタ手段を含んでいる。シフト
レジスタ手段の出力端子に結合された第１の入力端子と
、プログラムデータを受信するように配置された第２の
入力端子と、シフトレジスタ手段の入力端子に結合され
た出力端子とを有するマルチプレクサ手段はまた、各々
の行に含まれる。マルチプレクサ手段は、マルチプレク
サ選択信号の状態に応答して第１および第２の入力端子
間を選択させられる。

好ましい実施例の詳細な説明 まず図面、特に第１図を参照すると、この発明のプログ
ラム可能な論理アレイ（ＰＬＡ）１０のブロック図が示
されている。

ＡＮＤアレイ 多数のプログラム・エレメント１２−１．１２−２．１
２−３・・・１２−ｍ　　；１３−１．１３−２゜１３
−３＝４３−ｍ　　；　−ｎ　−１，ｎ　−２，ｎ　−
３・・・ｎ−一は、ｎ行およびｍ列からなるアレイにお
いて構成されＰＬＡのＡＮＤアレイを形成する。

マルチプレクサ１４−１．１４−２・・・１４−ｎは各
々、ＡＮＤアレイのｎ個の行の各々の一端に結合される
。

アドレス・ラインＡ１は、第１行のエレメント１２−１
．１２−２．１２−３−１２−ｍの各々の第１の入力端
子に結合される。同様の態様で、アドレス・ラインＡ２
は、第２行のエレメント１３−１．１３−２．１３−３
・・・１３−ｍの第１の入力端子に結合され、かつアド
レス・ラインＡｎは、プログラム・エレメントの第ｎ行
に結合される。ＰＬＡプログラムは、“直列入力”入力
端子１５上にプログラムの直列化されたビットを与える
一方で、同時にロード入力端子１６上にハイレベル信号
を与えることによって、アレイにロードされる。入力端
子１５はマルチプレクサ１４−１の第１の（Ａ）入力端
子に結合され、かつ入力端子１６はマルチプレクサ１４
−１．１４−２・・・１４−ｎの選択（ＳＥＬ）入力端
子に結合される。

マルチプレクサ１４−１の出力端子はプログラム・エレ
メント１２−１の第２の入力端子に結合され、かつエレ
メント１２−１の第１の出力端子はエレメント１２−２
の第２の入力端子に結合される。この結合パターンは、
この行に対して均等に繰返されかつＡＮＤアレイの各々
の行は同様の方法で構成される。

第１行の最後のプログラム・エレメント１２−ｍの出力
は、マルチプレクサ１４−１の第２の（Ｂ）入力端子お
よび第２行のマルチプレクサ１４−２の第１の（Ａ）入
力端子にもどって結合される。プログラム・エレメント
１３−ａの出力は、マルチプレクサ１４−２の第２の（
Ｂ）入力端子および次の行のマルチプレクサ（図示せず
）の（Ａ）入力端子に結合される。プログラム・エレメ
ントの最後から２番目の行（図示せず）の最後のプログ
ラム・エレメントの出力は、マルチプレクサ１４−ｆｉ
の（Ｂ）入力端子および以下に説明されるＯＲアレイの
マルチプレクサ１８−１の（Ａ）入力端子に結合される
。

ＡＮＤおよびＯＲアレイの双方のすべてのプロダラム・
エレメントは、同一のクロック信号によって駆動される
。ハイレベルのロード信号が端子１６上に与えられたと
きに、各々のマルチプレクサのへ入力端子が選択される
。したがって、ロード信号の存在によって、“直列入力
”端子１５上に与えられたデータの直列の流れは、ＡＮ
ＤおよびＯＲアレイの双方の各行を介して複雑な態様で
シフトされる。

第１列のプログラム・エレメント１２−１．１３−１・
・・ｎ−１の各々の第２の出力は、ターム・ラインＴＬ
−１に結合され、このターム・ラインは、抵抗Ｒ−１を
介して電源＋Ｖに結合される。

同様の態様で、第２列のエレメントの出力はターム・ラ
インＴＬ−２に結合され、第３列のエレメントはターム
・ラインＴＬ−３に結合され、かつ最後の列のエレメン
トはターム・ラインＴＬ−ｍに結合される。

ＯＲアレイ マルチプレクサ１８−１は、ＯＲアレイのプログラム・
エレメント２０−１．２０−２．２０−３・・・２０−
ｍからなる第１行に結合される。マルチプレクサ１８−
２は、エレメント２１−１．　２１−２．２１−３・・
・２ト１からなる第２行に結合され、かつマルチプレク
サ１８−には、エレメントｋ　−１，ｋ　−２，ｋ−３
・・・ｋ−閣からなる最後の行に結合される。マルチプ
レクサ１８−１゜１８−２・・・１８−にの選択（Ｓ　
Ｅ　Ｌ）入力端子は、ロード入力端子１６に結合される
。ＯＲアレイのプログラム・エレメントは、以下に説明
されるようにＡＮＤアレイのプログラム・エレメントと
は異なることに注目すべきである。

ＡＮＤアレイについて上述した態様と同様の態様で、各
行の最後のエレメントの出力は、その行に結合されたマ
ルチプレクサの第２の（Ｂ）入力端子と、次の行に結合
されたマルチプレクサの第１の入力とに結合される。同
様に、ターム・ラインＴＬ−１は、第１列のエレメント
２０−１．２１−１・・・ｋ−１の各々の第２の入力端
子に結合される。ターム・ラインＴＬ−２，ＴＬ−３・
・・ＴＬ−ｍは同様に、第２．第３・・・第重列のエレ
メントに各々結合される。第１行のプログラム・エレメ
ント２０−１．２０−２．２０−３・・・２０−ｍの各
々の第２の出力端子は、出力ライン０１に結合される。

同様に、第２行のエレメントは出力ライン０２に結合さ
れかつ最終行のエレメントは出力ラインＯｋに結合され
る。出力ラインｏ、　ｌ　　ｏ２・・・Ｏｋは、電源＋
■に結合された抵抗ＲＯ−１゜ＲＯ−２・・・ＲＯ−ｋ
によってハイレベル電圧（たとえば、５ｖ）にバイアス
される。

次に、第２図を参照すると、ＡＮＤアレイ（第１図）に
おいて用いられるマルチプレクサ１４−１およびプログ
ラム・エレメント１２−１の概略図が示されている。ク
ロック回路３０は図説のためにここに含めたが、典型的
には１ないし４ＭＨ２の従来のクロック信号を２つの相
補的関係にあるクロック信号φ１およびφ２に分割する
。回路３０のようなりロック回路は１つあるいは２つし
かアレイ全体で使用されないということに注意されるべ
きである。

マルチプレクサ１４−１のへ入力端子は、トランジスタ
ＱＩＯのソース端子に結合され、かつＢ入力端子は他方
のトランジスタＱｌｌのソース端子に結合される。セレ
クタ（Ｓ　Ｅ　Ｌ）入力端子は、ＱＩＯのゲート端子お
よびインバータ３１の入力端子に結合される。インバー
タ３１の出力端子はＱｌｌのゲート端子に結合される。

ＱＩＯおよびＱｌｌのドレイン端子は共に結合され、か
つこの結合は、マルチプレクサ１４−１の出力に結合さ
れ、それは回路ノードＤにおいてトランジスタＱ１２の
ソース端子に結合される。

“ＣＫ”クロック信号は端子３２上に与えられ、クロッ
ク回路３０内におけるインバータ３４の入力に結合され
る。インバータ３４の出力はφ２クロック信号であり、
かつこの出力はトランジスタＱ１２のゲート端子および
インバータ３５の入力に結合される。インバータ３５の
出力はφ１クロック信号であり、かつこの出力はトラン
ジスタＱ１３のゲート端子に結合される。したがって、
φ１およびφ２クロック信号は１８０°位相がずれてい
る（すなわち、φ２はφ首の補数である）。

トランジスタＱ１２のドレイン端子は、ノードＥにおい
てインバータ３６の入力端子に結合され、かつこのイン
バータの出力端子は、ノードＥ上においてＱ１３のソー
ス端子に結合される。Ｑ１３のドレイン端子はノードＦ
においてインバータ３７の入力に結合され、このインバ
ータ３７の出力端子はトランジスタＱ１４のゲート端子
およびライン３８上のエレメント１２−■の出力に結合
される。ＱＬ２およびＱ１３のドレイン端子とアース電
位との間に寄生容量が存在し、ここではＣ１２およびＣ
１３のコンデンサとして示される。ライン３８は、トラ
ンジスタＱ１２のソース端子に対応する隣接するエレメ
ント１２−２内のトランジスタのソース端子に結合され
る。回路ノードＤ上のハイレベル信号は、φ２クロック
周期中に回路ノードＥに転送される。この信号レベルは
、コンデンサＣ１２における電荷によって保持される。

同時に、Ｅの反対の論理レベル（すなわち、Ｅ）は、イ
ンバータ３６の出力に現われる。φ、クロック周期中に
、インバータ３６の出力（すなわち、Ｅ）は回路ノード
Ｆに転送され、それゆえに、インバータ３７の動作の結
果として回路ノードＱ（ライン３８）で反転された信号
が現われる。ノードＦにおける信号レベルは、コンデン
サＣ１３における電荷によって保持される。

アドレス・ラインＡ１は、トランジスタＱ１５のゲート
端子に結合され、このトランジスタＱ１５のソース端子
はターム・ラインＴＬ−１に結合される。Ｑ１５のドレ
イン端子はＱ１４のソース端子に結合されかつＱ１４の
ドレイン端子はアース電位に結合される。

第２図に示された回路の動作を説明する前に、ＯＲアレ
イのプログラム・エレメント２０−１が比較のために示
されている第３図について簡単に参照する。ダッシュの
ついた同一の参照番号が第３図において使用されている
。ＡＮＤアレイのエレメントおよびＯＲアレイのエレメ
ントの間の主な相違点はＱ１５′が結合される態様にあ
る。第２図において０１５のゲートはアドレス・ライン
（たとえば、Ａ１）によって制御され、かつソース端子
はターム・ラインＴＬ−１に結合されることに注目すべ
きである。ＯＲアレイのエレメント２０−１において、
Ｑ１５′のゲート端子はターム・ラインに結合されかつ
ドレイン端子は出力ライン（たとえば、０１）に結合さ
れる。

第２図および第３図に描かれている回路の動作は、第４
図のタイミング図を参照することによってより完全に評
価されるであろう。波形５０はφ盲りロック信号を表わ
し、かつφ２クロック信号は図面において示されている
ようにφ、の補数である。波形５１はマルチプレクサ１
４−１のＱ１０またはＱｌｌ（各々、入力ＡまたはＢ）
のいずれかによってプログラム・エレメント１２−１の
入力（ノードＤ）上に現われる。波形５２はインバータ
３６の入力（ノードＥ）上の信号を表わし、かつ波形５
３はインバータ３７の入力（ノードＦ）上における信号
を表わす。波形５４は、インバータ３７（ノードＱ）に
よって反転された波形５３の反転を表わす。

時間【３および＋５の間で波形５４によって表わされる
ように、インバータ３７の出力（ノードＱ）におけるハ
イレベル信号は、トランジスタＱ１４をオン状態に切換
える。同時にハイレベル信号がアドレス・ラインＡ１上
に存在すれば、ターム・ラインＴＬ−１はアース電位に
プルダウンされる。同様の態様で、インバータ３７′　
（第３図）の出力におけるハイレベル信号は、トランジ
スタＱ１４′をオン状態に切換える。前述の例における
ようにターム・ラインＴＬ−１がアース電位までプルダ
ウンされていなければ、Ｑ１５−はオン状態に切換わり
（ターム・ラインＴＬ−１は抵抗Ｒ−１を介して＋Ｖま
でバイアスされていることに注意する）、これは出力ラ
イン０盲をアース電位まで下げさせる。一方で、前述の
例におけるように、ターム・ラインＴＬ−１がアース電
位までプルダウンされていれば、Ｑ１５”はオフ状態に
切換えられ、かつライン３８′の状態は無関係である。

ＰＬＡプログラムが一旦ロードされると、ＡＮＤおよび
ＯＲアレイの双方におけるすべてのエレメントが所望の
ようにプログラムさπ、端子１６からロード信号が除去
される（すなわち、ローレベルに下がる）。第２図に示
されるように、トランジスタＱＩＯはオフ状態に切換わ
りかつトランジスタＱｌｌはオン状態に切換わる。これ
はすべてのマルチプレクサ１４−１．１４−２・・・１
４−ｍ、１８−１．１８−２−１８−ｋにおいて同時に
起こる。クロック（ＣＫ）信号は、プログラムが各行に
おいて循環するようにプログラ−ム・エレメントに連続
的に与えられる。すなわち、エレメント１２−１に記憶
されたデータは、エレメント１２−２などにシフトされ
、かつエレメント１２−Ｑｌに記憶されたデータはエレ
メント１２−１にシフトされて戻る。リフレッシュ論理
を除去するのは各行におけるプログラムされたデータの
この連続的な循環である。

この説明のために、ｍが３に等しいと仮定する。

次に、第５図に示されたシーケンス図を参照すると、ア
レイの１行のサンプル・プログラムが“原方程式”とし
て示されている。第１のクロック周期の後に、ターム１
はターム２の位置にシフトされながら、ターム３はター
ム１の位置にシフトされる。このシフトは連続的に繰返
され、第３のクロック周期の後で、すべてのタームはそ
れらのもとの位置に戻される。シフト動作中のアレイの
プログラム・エレメントのすべての中間状態は、数学の
結合法則と等しい。したがって、ＡＮＤおよびＯＲアレ
イの双方の内容は同時にシフトされるので、この発明の
ＰＬＡは（同期式システムにおいて使用されるときに）
、ＰＬＡの内容があたかも固定されあるいはスタティッ
クであるかのように同様に動作する。非同期式のシステ
ムにおいて、このＰＬＡは、入力信号に対する出力信号
のタイミングが少し変化する以外は実質的に固定されま
たはスタティックなＰＬＡと同一である。

スタティックプログラム・エレメントはその領域におい
てダイナミックプログラム・エレメントよりも大きい（
より大きいシリコン不動産（ｒｅａｌｅｓｔｏｅ　）を
要する）。しかしながら、ダイナミックプログラム・エ
レメントに記憶されたデータは時間に従って減衰し、そ
して周期的にリフレッシュされなければならない。プロ
グラム・エレメントをリフレッシュする１つの方法は、
ダイナミックＲＡＭにおいて典型的に使用されるような
リフレッシュ論理を使用することである。より少ない半
導体領域（不動産（ｒｅｘｌ　ｅＮｌｊｅ　）　）で足
りるもう１つの方法は、この出願において開示されかつ
請求されるように、増幅器を介してデータを連続的にシ
フトすることである。

第２図を再び参照すると、インバータ３６および３７は
また、コンデンサＣ１２またはＣ１３のいずれかの上に
存在する電荷を増幅する増幅器である。上述のようにし
なければ、コンデンサにおける電荷は時間に従って減衰
する。しかしながら、クロック信号の周波数は典型的に
は、インバータのしきい値レベル以下に減衰する前に電
荷を再度蓄積することができるように十分に早く設定さ
れている。放電時間はほぼ２ミリ秒なので、最小のクロ
ック周波数は５００Ｈ！である。しかしながら、実施例
において、クロック信号は、はぼ１〜４　Ｍ　Ｈｔの範
囲内で実質的にはより高い周波数に設定される。

上述の説明から再プログラム可能な論理アレイが詳細に
説明されていることは評価されるであろう。このように
、ただ１つの実施例についてのみこの発明は特定的に示
されかつ説明されたが、添付された請求の範囲の精神お
よび範囲から離れることなく形状および細部における前
述のおよび他の変化がなされ得るということは当業者に
よって理解されるであろう。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はこの発明に従って構成された
ＰＬＡのブロック図である。 第１図は第１Ａ図と第１Ｂ図とのつながりを示す図であ
る。 第２図はＰＬＡのＡＮＤアレイにおいて用いられる典型
的なマルチプレクサおよびプログラム・エレメントの概
略図である。 第３図はＰＬＡのＯＲアレイにおいて用いられる典型的
なプログラム・エレメントの概略図である。 第４図はＰＬＡのプログラム・エレメントの動作を示す
タイミング図である。 第５図はこの発明のＰＬＡの動作を説明するのに役立つ
シーケンス図である。 図において、１０はプログラム可能な論理アレイ、１２
−１．１２−２．１２−３．１２−ｍ。 １３−１．１３−２．１３−３．１３−ｍ、ｎ　−１、
ｎ　−２，ｎ　−３，ｎ　−ｍ　、　　２０−１．　２
０−２、　２０−３．　２０−ｍ、　　２１−１．　２
１−２゜２１−３．　２１−ｍ、　ｋ　−１，ｋ　−２
，ｋ　−３゜ｋ−ｍはプログラム・エレメント、１４−
１．１４−２．１４−ｎ、１８−１．１８−２．１８−
にはマルチプレクサ、１５は“直列入力”端子、１６は
ロード入力端子、３０はクロック回路、３１．３４，３
５，３６．３７はインバータを示す。 ＦＩＧ、ＩＢ。 ↑ ３ ゛ｆ６

Claims (1)

【特許請求の範囲】
1. （１）ａ、１行あたりｍ個のセルからなる ｎ個の行でｎ個の入力信号を受信するように配置された
   ＡＮＤアレイと、 ｂ、１行あたりｍ個のセルからなるｋ個の行にｋ個の出
   力ラインを提供するＯＲアレイとを備え、ｎ、ｍおよび
   ｋは１よりも大きい整数であり、ｃ、前記ＡＮＤアレイ
   の前記セルを前記ＯＲアレイの前記セルに結合するｍ個
   のターム・ラインをさらに備え、 ｄ、前記ＡＮＤアレイおよび前記ＯＲアレイのセルの前
   記各行は、 ｍ個の電荷蓄積エレメントからなるシフトレジスタ手段
   を含み、前記シフトレジスタ手段は、前記ｍ個の電荷蓄
   積エレメントのうちの第１のエレメントに結合された入
   力端子と、前記ｍ個の電荷蓄積エレメントのｍ番目に結
   合された出力端子とを有し、 前記ＡＮＤアレイおよび前記ＯＲアレイのセルの前記各
   行はさらに、 前記シフトレジスタ手段の前記出力端子に結合された第
   １の入力端子と、プログラムデータを受信するように配
   置された第２の入力端子と、前記シフトレジスタ手段の
   前記入力端子に結合された出力端子と、マルチプレクサ
   選択信号を受信して前記第１および前記第２の入力端子
   間を選択するように配置されたセレクタ入力端子とを有
   するマルチプレクサ手段を含み、 前記ＡＮＤアレイのセルの第１行目の前記マルチプレク
   サ手段の前記第２の入力端子は、前記アレイのプログラ
   ムデータ入力端子に結合され、前記電荷蓄積エレメント
   の第２行目から第（ｎ＋ｋ）行の前記マルチプレクサ手
   段の各々の前記第２の入力端子は、すぐ前の先行する行
   のシフトレジスタの出力端子に結合され、このため、前
   記マルチプレクサ選択信号が一方の状態にある期間中に
   前記プログラムデータ入力端子に与えられた直列化され
   たデータをシフトすることによって、かつ前記電荷蓄積
   エレメントの各々におけるプログラムされたデータをリ
   フレッシュするように前記マルチプレクサ選択信号が第
   ２の状態にある期間中にセルの各々の行の内部でプログ
   ラムデータを再循環することによって、前記電荷蓄積エ
   レメントのすべてがプログラムされる、再プログラム可
   能な論理アレイ。