JPH057899B2 - - Google Patents
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- JPH057899B2 JPH057899B2 JP2286919A JP28691990A JPH057899B2 JP H057899 B2 JPH057899 B2 JP H057899B2 JP 2286919 A JP2286919 A JP 2286919A JP 28691990 A JP28691990 A JP 28691990A JP H057899 B2 JPH057899 B2 JP H057899B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
関連するアメリカ合衆国特許出願
本件出願に直接または間接的に関連するアメリ
カ合衆国特許出願は以下のとおりである。すなわ
ち、 David W.PageおよびLu V.erme R.P
etersonによつて1983年１月11日に出願され、“再
プログラム可能な論理アレイ”と題された出願番
号457，175およびFazil I.O smanによつて1983
年１月11日に出願され、“ダイナミツク再プログ
ラム可能な論理アレイ”と題された出願番号457，
176である。
カ合衆国特許出願は以下のとおりである。すなわ
ち、 David W.PageおよびLu V.erme R.P
etersonによつて1983年１月11日に出願され、“再
プログラム可能な論理アレイ”と題された出願番
号457，175およびFazil I.O smanによつて1983
年１月11日に出願され、“ダイナミツク再プログ
ラム可能な論理アレイ”と題された出願番号457，
176である。
発明の背景
この発明はプログラム可能な論理アレイ（以
下、PLA）に関し、より特定的には、容易に再
プログラムすることができるPLAに関するもの
である。
下、PLA）に関し、より特定的には、容易に再
プログラムすることができるPLAに関するもの
である。
一般的に、PLAは複数のデイジタル入力信号
を受信しかつ複数のデイジタル出力信号を発生す
る論理回路であり、デイジタル出力信号の各々は
入力信号のプログラム可能な積和の組合せであ
る。従来のPLAにおいて、選択された入力信号
の論理積（AND）である複数のタームを発生す
る回路が設けられ、そして選択的にANDターム
の論理和（OR）をとることによつて出力信号を
発生する他の回路が設けられる。典型的なPLA
は、合計でｎ個の入力信号を有し、入力信号から
合計でｍ個のANDタームを発生し、そして選択
的にｍ個のANDタームの論理和をとることによ
つて合計でｋ個の出力信号を発生する。
を受信しかつ複数のデイジタル出力信号を発生す
る論理回路であり、デイジタル出力信号の各々は
入力信号のプログラム可能な積和の組合せであ
る。従来のPLAにおいて、選択された入力信号
の論理積（AND）である複数のタームを発生す
る回路が設けられ、そして選択的にANDターム
の論理和（OR）をとることによつて出力信号を
発生する他の回路が設けられる。典型的なPLA
は、合計でｎ個の入力信号を有し、入力信号から
合計でｍ個のANDタームを発生し、そして選択
的にｍ個のANDタームの論理和をとることによ
つて合計でｋ個の出力信号を発生する。
PLAをより詳細に説明する論文は、1975年９
月１日のエレクトロニツク・デザインの84〜90頁
において発表された“フイールド−PLAの簡単
な論理設計”である。PLAについて説明する他
の論文は、1979年７月５日のエレクトロニクスの
89〜94頁における“フイールド−プログラム可能
なアレイ：ランダムロジツクに対する有力な代替
案”および1979年７月19日のエレクトロニクスの
95〜102頁における“フイールド−プログラム可
能な論理、第２部：真理値表を作業システムに転
換するシーケンサおよびアレイ”である。
月１日のエレクトロニツク・デザインの84〜90頁
において発表された“フイールド−PLAの簡単
な論理設計”である。PLAについて説明する他
の論文は、1979年７月５日のエレクトロニクスの
89〜94頁における“フイールド−プログラム可能
なアレイ：ランダムロジツクに対する有力な代替
案”および1979年７月19日のエレクトロニクスの
95〜102頁における“フイールド−プログラム可
能な論理、第２部：真理値表を作業システムに転
換するシーケンサおよびアレイ”である。
PLAの一般的な設計は、ORアレイに接続する
ANDアレイを含む。これらのデータラインは、
タームのアレイをｍの深さまで送る。各々のター
ムは、各々の入力ごとのデータ、データの補数お
よびドントケア（don′t care：これは任意の入力
に対するデータおよびデータの補数を無視するこ
とによつて形成される）のANDの組合せであり、
それゆえに典型的なプログラムは以下のように表
わされる。
ANDアレイを含む。これらのデータラインは、
タームのアレイをｍの深さまで送る。各々のター
ムは、各々の入力ごとのデータ、データの補数お
よびドントケア（don′t care：これは任意の入力
に対するデータおよびデータの補数を無視するこ
とによつて形成される）のANDの組合せであり、
それゆえに典型的なプログラムは以下のように表
わされる。
ターム１＝Ａ∧Ｂ
ターム２＝∧Ｂ
タームｍ＝
ターム・ラインはその後、ORアレイに送り込
まれ、各々のターム・ラインが出力に選択的に
OR処理されて出力を出す（アレイはｍ×ｋであ
り、ｋは出力の数である）。
まれ、各々のターム・ラインが出力に選択的に
OR処理されて出力を出す（アレイはｍ×ｋであ
り、ｋは出力の数である）。
先行技術におけるPLAは典型的には、固定ま
たは半固定不揮発性論理アレイを必要とするシス
テムにおいて使用されるように設計される。
PROM（プログラマブル・リード・オンリ・メモ
リ）はしばしば論理アレイを実行するために使用
され、PROMはプログラム終了ごとに１度しか
使用できない（すなわち、一旦作られたプログラ
ムは変えることができない）。EPROM（消去可能
なPROM）は、紫外線光の使用によつて変化さ
れ、その抹消を完了するのに数時間を要する。ま
た、EPROMについての他の問題は、それらが高
価であるということである。
たは半固定不揮発性論理アレイを必要とするシス
テムにおいて使用されるように設計される。
PROM（プログラマブル・リード・オンリ・メモ
リ）はしばしば論理アレイを実行するために使用
され、PROMはプログラム終了ごとに１度しか
使用できない（すなわち、一旦作られたプログラ
ムは変えることができない）。EPROM（消去可能
なPROM）は、紫外線光の使用によつて変化さ
れ、その抹消を完了するのに数時間を要する。ま
た、EPROMについての他の問題は、それらが高
価であるということである。
EEPROM（電気的に消去可能なEPROM）は、
EPROMよりもさらに高価であり、特別な電源を
必要とする。さらに、PROMはPLAに適した形
状を有していない。
EPROMよりもさらに高価であり、特別な電源を
必要とする。さらに、PROMはPLAに適した形
状を有していない。
発明の概要
この発明の長所は、標準的なMOS（金属−酸化
物−半導体）製造技術に容易に適用できる独自の
設計を提供することにある。
物−半導体）製造技術に容易に適用できる独自の
設計を提供することにある。
この発明の他の長所は、必要に応じて容易にプ
ログラムまたは再プログラム可能であり、かつ半
導体チツプ領域“不動産（real estate）”を減少
させるPLAの設計を提供することにある。
ログラムまたは再プログラム可能であり、かつ半
導体チツプ領域“不動産（real estate）”を減少
させるPLAの設計を提供することにある。
１行あたりｍ個のセルからなるｎ個の行でｎ個
の入力信号を受信するように配置されたANDア
レイと、１行あたりｍ個のセルからなるｋ個の行
にｋ個の出力ラインを提供するORアレイとを有
する再プログラム可能な論理アレイが提供され
る。ANDおよびORアレイは、ｍ個のターム・ラ
インによつて共に結合される。ANDおよびORア
レイの各行は、ｍ個の電荷蓄積エレメントのうち
の第１のエレメントに結合された入力端子と、ｍ
個の電荷蓄積エレメントのｍ番目に結合された出
力端子とを有するｍ個の電荷蓄積エレメントのシ
フトジレスタ手段を含んでいる。シフトレジスタ
手段の出力端子に結合された第１の入力端子と、
プログラムデータを受信するように配置された第
２の入力端子と、シフトレジスタ手段の入力端子
に結合された出力端子とを有するマルチプレクサ
手段は、また、各々の行に含まれる。マルチプレ
クサ手段は、マルチプレクサ選択信号の状態に応
答して第１および第２の入力端子間を選択させら
れる。
の入力信号を受信するように配置されたANDア
レイと、１行あたりｍ個のセルからなるｋ個の行
にｋ個の出力ラインを提供するORアレイとを有
する再プログラム可能な論理アレイが提供され
る。ANDおよびORアレイは、ｍ個のターム・ラ
インによつて共に結合される。ANDおよびORア
レイの各行は、ｍ個の電荷蓄積エレメントのうち
の第１のエレメントに結合された入力端子と、ｍ
個の電荷蓄積エレメントのｍ番目に結合された出
力端子とを有するｍ個の電荷蓄積エレメントのシ
フトジレスタ手段を含んでいる。シフトレジスタ
手段の出力端子に結合された第１の入力端子と、
プログラムデータを受信するように配置された第
２の入力端子と、シフトレジスタ手段の入力端子
に結合された出力端子とを有するマルチプレクサ
手段は、また、各々の行に含まれる。マルチプレ
クサ手段は、マルチプレクサ選択信号の状態に応
答して第１および第２の入力端子間を選択させら
れる。
好ましい実施例の詳細な説明
まず図面、特に第１図を参照すると、この発明
のプログラム可能な論理アレイ（PLA）１０の
ブロツク図が示されている。
のプログラム可能な論理アレイ（PLA）１０の
ブロツク図が示されている。
ANDアレイ
多数のプログラム・エレメント１２−１，１２
−２，１２−３……１２−ｍ；１３−１，１３−
２，１３−３……１３−ｍ；……ｎ−１，ｎ−
２，ｎ−３……ｎ−ｍは、ｎ行およびｍ列からな
るアレイにおいて構成されPLAのANDアレイを
形成する。マルチプレクサ１４−１，１４−２…
…１４−ｎは各々、ANDアレイのｎ個の行の
各々の一端に結合される。
−２，１２−３……１２−ｍ；１３−１，１３−
２，１３−３……１３−ｍ；……ｎ−１，ｎ−
２，ｎ−３……ｎ−ｍは、ｎ行およびｍ列からな
るアレイにおいて構成されPLAのANDアレイを
形成する。マルチプレクサ１４−１，１４−２…
…１４−ｎは各々、ANDアレイのｎ個の行の
各々の一端に結合される。
アドレス・ラインA1は、第１行のエレメント
１２−１，１２−２，１２−３……１２−ｍの
各々の第１の入力端子に結合される。同様の態様
で、アドレス・ラインA2は、第２行のエレメン
ト１３−１，１３−２，１３−３……１３−ｍの
第１の入力端子に結合され、かつアドレス・ライ
ンAnは、プログラム・エレメントの第ｎ行に結
合される。PLAプログラムは、“直列入力”入力
端子１５上にプログラムの直列化されたビツトを
与える一方で、同時にロード入力端子１６上にハ
イレベル信号を与えることによつて、アレイにロ
ードされる。入力端子１５はマルチプレクサ１４
−１の第１の(A)入力端子に結合され、かつ入力端
子１６はマルチプレクサ１４−１，１４−２……
１４−1nの選択（SEL）入力端子に結合される。
マルチプレクサ１４−１の出力端子はプログラ
ム・エレメント１２−１の第２の入力端子に結合
され、かつエレメント１２−１の第１の出力端子
はエレメント１２−２の第２の入力端子に結合さ
れる。この結合パターンは、この行に対して均等
に繰返されかつANDアレイの各々の行は同様の
方法で構成される。
１２−１，１２−２，１２−３……１２−ｍの
各々の第１の入力端子に結合される。同様の態様
で、アドレス・ラインA2は、第２行のエレメン
ト１３−１，１３−２，１３−３……１３−ｍの
第１の入力端子に結合され、かつアドレス・ライ
ンAnは、プログラム・エレメントの第ｎ行に結
合される。PLAプログラムは、“直列入力”入力
端子１５上にプログラムの直列化されたビツトを
与える一方で、同時にロード入力端子１６上にハ
イレベル信号を与えることによつて、アレイにロ
ードされる。入力端子１５はマルチプレクサ１４
−１の第１の(A)入力端子に結合され、かつ入力端
子１６はマルチプレクサ１４−１，１４−２……
１４−1nの選択（SEL）入力端子に結合される。
マルチプレクサ１４−１の出力端子はプログラ
ム・エレメント１２−１の第２の入力端子に結合
され、かつエレメント１２−１の第１の出力端子
はエレメント１２−２の第２の入力端子に結合さ
れる。この結合パターンは、この行に対して均等
に繰返されかつANDアレイの各々の行は同様の
方法で構成される。
第１行の最後のプログラム・エレメント１２−
ｍの出力は、マルチプレクサ１４−１の第２の(B)
入力端子および第２行のマルチプレクサ１４−２
の第１の(A)入力端子にもどつて結合される。プロ
グラム・エレメント１３−ｍの出力は、マルチプ
レクサ１４−２の第２の(B)入力端子および次の行
のマルチプレクサ（図示せず）の(A)入力端子に結
合される。プログラム・エレメントの最後から２
番目の行（図示せず）の最後のプログラム・エレ
メントの出力は、マルチプレクサ１４−ｎの(B)入
力端子および以下に説明されるORアレイのマル
チプレクサ１８−１の(A)入力端子に結合される。
ｍの出力は、マルチプレクサ１４−１の第２の(B)
入力端子および第２行のマルチプレクサ１４−２
の第１の(A)入力端子にもどつて結合される。プロ
グラム・エレメント１３−ｍの出力は、マルチプ
レクサ１４−２の第２の(B)入力端子および次の行
のマルチプレクサ（図示せず）の(A)入力端子に結
合される。プログラム・エレメントの最後から２
番目の行（図示せず）の最後のプログラム・エレ
メントの出力は、マルチプレクサ１４−ｎの(B)入
力端子および以下に説明されるORアレイのマル
チプレクサ１８−１の(A)入力端子に結合される。
ANDおよびORアレイの双方のすべてのプログ
ラム・エレメントは、同一のクロツク信号によつ
て駆動される。ハイレベルのロード信号が端子１
６上に与えられたときに、各々のマルチプレクサ
のＡ入力端子が選択される。したがつて、ロード
信号の存在によつて、“直列入力”端子１５上に
与えられたデータの直列の流れは、ANDおよび
ORアレイの双方の各行を介して複雑な態様でシ
フトされる。
ラム・エレメントは、同一のクロツク信号によつ
て駆動される。ハイレベルのロード信号が端子１
６上に与えられたときに、各々のマルチプレクサ
のＡ入力端子が選択される。したがつて、ロード
信号の存在によつて、“直列入力”端子１５上に
与えられたデータの直列の流れは、ANDおよび
ORアレイの双方の各行を介して複雑な態様でシ
フトされる。
第１列のプログラム・エレメント１２−１，１
３−１……ｎ−１の各々の第２の出力は、ター
ム・ラインTL−１に結合され、このターム・ラ
インは、抵抗Ｒ−１を介して電源＋Ｖに結合され
る。同様の態様で、第２列のエレメントの出力は
ターム・ラインTL−２に結合され、第３列のエ
レメントはターム・ラインTL−３に結合され、
かつ最後の列のエレメントはターム・ラインTL
−ｍに結合される。
３−１……ｎ−１の各々の第２の出力は、ター
ム・ラインTL−１に結合され、このターム・ラ
インは、抵抗Ｒ−１を介して電源＋Ｖに結合され
る。同様の態様で、第２列のエレメントの出力は
ターム・ラインTL−２に結合され、第３列のエ
レメントはターム・ラインTL−３に結合され、
かつ最後の列のエレメントはターム・ラインTL
−ｍに結合される。
ORアレイ
マルチプレクサ１８−１は、ORアレイのプロ
グラム・エレメント２０−１，２０−２，２０−
３……２０−ｍからなる第１行に結合される。マ
ルチプレクサ１８−２は、エレメント２１−１，
２１−２，２１−３……２１−ｍからなる第２行
に結合され、かつマルチプレクサ１８−ｋは、エ
レメントｋ−１，ｋ−２，ｋ−３……ｋ−ｍから
なる最後の行に結合される。マルチプレクサ１８
−１，１８−２……１８−ｋの選択（SEL）入力
端子は、ロード入力端子１６に結合される。OR
アレイのプログラム・エレメントは、以下に説明
されるようにANDアレイのプログラム・エレメ
ントとは異なることに注目すべきである。
グラム・エレメント２０−１，２０−２，２０−
３……２０−ｍからなる第１行に結合される。マ
ルチプレクサ１８−２は、エレメント２１−１，
２１−２，２１−３……２１−ｍからなる第２行
に結合され、かつマルチプレクサ１８−ｋは、エ
レメントｋ−１，ｋ−２，ｋ−３……ｋ−ｍから
なる最後の行に結合される。マルチプレクサ１８
−１，１８−２……１８−ｋの選択（SEL）入力
端子は、ロード入力端子１６に結合される。OR
アレイのプログラム・エレメントは、以下に説明
されるようにANDアレイのプログラム・エレメ
ントとは異なることに注目すべきである。
ANDアレイについて上述した態様と同様の態
様で、各行の最後のエレメントの出力は、その行
に結合されたマルチプレクサの第２の(B)入力端子
と、次の行に結合されたマルチプレクサの第１の
入力とに結合される。同様に、ターム・ライン
TL−１は、第１列のエレメント２０−１，２１
−１……ｋ−１の各々の第２の入力端子に結合さ
れる。ターム・ラインTL−２，TL−３……TL
−ｍは同様に、第２、第３……第ｍ列のエレメン
トに各々結合される。第１行のプログラム・エレ
メント２０−１，２０−２，２０−３……２０−
ｍの各々の第２の出力端子は、出力ラインO1に
結合される。同様に、第２行のエレメントは出力
ラインO2に結合されかつ最終行のエレメントは
出力ラインOkに結合される。出力ラインO1，O2
……Okは、電源＋Ｖに結合された抵抗RO−１，
OR−２……OR−ｋによつてハイレベル電圧
（たとえば、5V）にバイアスされる。
様で、各行の最後のエレメントの出力は、その行
に結合されたマルチプレクサの第２の(B)入力端子
と、次の行に結合されたマルチプレクサの第１の
入力とに結合される。同様に、ターム・ライン
TL−１は、第１列のエレメント２０−１，２１
−１……ｋ−１の各々の第２の入力端子に結合さ
れる。ターム・ラインTL−２，TL−３……TL
−ｍは同様に、第２、第３……第ｍ列のエレメン
トに各々結合される。第１行のプログラム・エレ
メント２０−１，２０−２，２０−３……２０−
ｍの各々の第２の出力端子は、出力ラインO1に
結合される。同様に、第２行のエレメントは出力
ラインO2に結合されかつ最終行のエレメントは
出力ラインOkに結合される。出力ラインO1，O2
……Okは、電源＋Ｖに結合された抵抗RO−１，
OR−２……OR−ｋによつてハイレベル電圧
（たとえば、5V）にバイアスされる。
次に、第２図を参照すると、ANDアレイ（第
１図）において用いられるマルチプレクサ１４−
１およびプログラム・エレメント１２−１の概略
図が示されている。クロツク回路３０は図説のた
めにここに含めたが、典型的には１ないし4MHz
の従来のクロツク信号を２つの相補的関係にある
クロツク信号φ1およびφ2に分割する。回路３０
のようなクロツク回路は１つあるいは２つしかア
レイ全体で使用されないということに注意される
べきである。
１図）において用いられるマルチプレクサ１４−
１およびプログラム・エレメント１２−１の概略
図が示されている。クロツク回路３０は図説のた
めにここに含めたが、典型的には１ないし4MHz
の従来のクロツク信号を２つの相補的関係にある
クロツク信号φ1およびφ2に分割する。回路３０
のようなクロツク回路は１つあるいは２つしかア
レイ全体で使用されないということに注意される
べきである。
マルチプレクサ１４−１のＡ入力端子は、トラ
ンジスタＱ１０のソース端子に結合され、かつＢ
入力端子は他方のトランジスタＱ１１のソース端
子に結合される。セレクタ（SEL）入力端子は、
Ｑ１０のゲート端子およびインバータ３１の入力
端子に結合される。インバータ３１の出力端子は
Ｑ１１のゲート端子に結合される。Ｑ１０および
Ｑ１１のドレイン端子は共に結合され、かつこの
結合は、マルチプレクサ１４−１の出力に結合さ
れ、それは、回路ノードＤにおいてトランジスタ
Ｑ１２のソース端子に結合される。
ンジスタＱ１０のソース端子に結合され、かつＢ
入力端子は他方のトランジスタＱ１１のソース端
子に結合される。セレクタ（SEL）入力端子は、
Ｑ１０のゲート端子およびインバータ３１の入力
端子に結合される。インバータ３１の出力端子は
Ｑ１１のゲート端子に結合される。Ｑ１０および
Ｑ１１のドレイン端子は共に結合され、かつこの
結合は、マルチプレクサ１４−１の出力に結合さ
れ、それは、回路ノードＤにおいてトランジスタ
Ｑ１２のソース端子に結合される。
“CK”クロツク信号は端子３２上に与えられ、
クロツク回路３０内におけるインバータ３４の入
力に結合される。インバータ３４の出力はφ2ク
ロツク信号であり、かつこの出力はトランジスタ
Ｑ１２のゲート端子およびインバータ３５の入力
に結合される。インバータ３５の出力はφ1クロ
ツク信号であり、かつこの出力はトランジスタＱ
１３のゲート端子に結合される。したがつて、
φ1およびφ2クロツク信号は180°位相がずれている
（すなわち、φ2はφ1の補数である）。
クロツク回路３０内におけるインバータ３４の入
力に結合される。インバータ３４の出力はφ2ク
ロツク信号であり、かつこの出力はトランジスタ
Ｑ１２のゲート端子およびインバータ３５の入力
に結合される。インバータ３５の出力はφ1クロ
ツク信号であり、かつこの出力はトランジスタＱ
１３のゲート端子に結合される。したがつて、
φ1およびφ2クロツク信号は180°位相がずれている
（すなわち、φ2はφ1の補数である）。
トランジスタＱ１２のドレイン端子は、ノード
Ｅにおいてインバータ３６の入力端子に結合さ
れ、かつこのインバータの出力端子は、ノードＥ
上においてＱ１３のソース端子に結合される。Ｑ
１３のドレイン端子はノードＦにおいてインバー
タ３７の入力に結合され、このインバータ３７の
出力端子はトランジスタＱ１４のゲート端子およ
びライン３８上のエレメント１２−１の出力に結
合される。Ｑ１２およびＱ１３のドレイン端子と
アース電位との間に寄生容量が存在し、ここでは
Ｃ１２およびＣ１３のコンデサとして示される。
ライン３８は、トランジスタＱ１２のソース端子
に対応する隣接するエレメント１２−２内のトラ
ンジスタのソース端子に結合される。回路ノード
Ｄ上のハイレベル信号は、φ2クロツク周期中に
回路ノードＥに転送される。この信号レベルは、
コンデンサＣ１２における電荷によつて保持され
る。同時に、Ｅの反対の論理レベル（すなわち、
Ｅ）は、インバータ３６の出力に現われる。φ1
クロツク周期中に、インバータ３６の出力（すな
わち、Ｅ）は回路ノードＦに転送され、それゆえ
に、インバータ３７の動作の結果として回路ノー
ドＱ（ライン３８）の反転された信号が現われる。
ノードＦにおける信号レベルは、コンデンサＣ１
３における電荷によつて保持される。
Ｅにおいてインバータ３６の入力端子に結合さ
れ、かつこのインバータの出力端子は、ノードＥ
上においてＱ１３のソース端子に結合される。Ｑ
１３のドレイン端子はノードＦにおいてインバー
タ３７の入力に結合され、このインバータ３７の
出力端子はトランジスタＱ１４のゲート端子およ
びライン３８上のエレメント１２−１の出力に結
合される。Ｑ１２およびＱ１３のドレイン端子と
アース電位との間に寄生容量が存在し、ここでは
Ｃ１２およびＣ１３のコンデサとして示される。
ライン３８は、トランジスタＱ１２のソース端子
に対応する隣接するエレメント１２−２内のトラ
ンジスタのソース端子に結合される。回路ノード
Ｄ上のハイレベル信号は、φ2クロツク周期中に
回路ノードＥに転送される。この信号レベルは、
コンデンサＣ１２における電荷によつて保持され
る。同時に、Ｅの反対の論理レベル（すなわち、
Ｅ）は、インバータ３６の出力に現われる。φ1
クロツク周期中に、インバータ３６の出力（すな
わち、Ｅ）は回路ノードＦに転送され、それゆえ
に、インバータ３７の動作の結果として回路ノー
ドＱ（ライン３８）の反転された信号が現われる。
ノードＦにおける信号レベルは、コンデンサＣ１
３における電荷によつて保持される。
アドレス・ラインA1は、トランジスタＱ１５
のゲート端子に結合され、このトランジスタＱ１
５のソース端子はターム・ラインTL−１に結合
される。Ｑ１５のドレイン端子はＱ１４のソース
端子に結合されかつＱ１４のドレイン端子はアー
ス電位に結合される。
のゲート端子に結合され、このトランジスタＱ１
５のソース端子はターム・ラインTL−１に結合
される。Ｑ１５のドレイン端子はＱ１４のソース
端子に結合されかつＱ１４のドレイン端子はアー
ス電位に結合される。
第２図に示された回路の動作を説明する前に、
ORアレイのプログラム・エレメント２０−１が
比較のために示されている第３図について簡単に
参照する。ダツシユのついた同一の参照番号が第
３図において使用されている。ANDアレイのエ
レメントおよびORアレイのエレメントの間の主
な相違点はＱ１５′が結合される態様にある。第
２図においてＱ１５のゲートはアドレス・ライン
（たとえば、A1）によつて制御され、かつソース
端子はターム・ラインTL−１に結合されること
に注目すべきである。ORアレイのエレメント２
０−１において、Ｑ１５′のゲート端子はター
ム・ラインに結合されかつドレイン端子は出力ラ
イン（たとえば、O1）に結合される。
ORアレイのプログラム・エレメント２０−１が
比較のために示されている第３図について簡単に
参照する。ダツシユのついた同一の参照番号が第
３図において使用されている。ANDアレイのエ
レメントおよびORアレイのエレメントの間の主
な相違点はＱ１５′が結合される態様にある。第
２図においてＱ１５のゲートはアドレス・ライン
（たとえば、A1）によつて制御され、かつソース
端子はターム・ラインTL−１に結合されること
に注目すべきである。ORアレイのエレメント２
０−１において、Ｑ１５′のゲート端子はター
ム・ラインに結合されかつドレイン端子は出力ラ
イン（たとえば、O1）に結合される。
第２図および第３図に描かれている回路の動作
は、第４図のタイミング図を参照することによつ
てより完全に評価されるであろう。波形50はφ1
クロツク信号を表わし、かつφ2クロツク信号は
図面において示されているようにφ1の補数であ
る。波形５１はマルチプレクサ１４−１のＱ１０
またはＱ１１（各々、入力ＡまたはＢ）のいずれ
かによつてプログラム・エレメント１２−１の入
力（ノードＤ）上に現われる。波形５２はインバ
ータ３６の入力（ノードＥ）上の信号を表わし、
かつ波形５３はインバータ３７の入力（ノード
Ｆ）上における信号を表わす。波形５４は、イン
バータ３７（ノードＱ）によつて反転された波形
５３の反転を表わす。
は、第４図のタイミング図を参照することによつ
てより完全に評価されるであろう。波形50はφ1
クロツク信号を表わし、かつφ2クロツク信号は
図面において示されているようにφ1の補数であ
る。波形５１はマルチプレクサ１４−１のＱ１０
またはＱ１１（各々、入力ＡまたはＢ）のいずれ
かによつてプログラム・エレメント１２−１の入
力（ノードＤ）上に現われる。波形５２はインバ
ータ３６の入力（ノードＥ）上の信号を表わし、
かつ波形５３はインバータ３７の入力（ノード
Ｆ）上における信号を表わす。波形５４は、イン
バータ３７（ノードＱ）によつて反転された波形
５３の反転を表わす。
時間t3およびt5の間で波形５４によつて表わさ
れるように、インバータ３７の出力（ノードＱ）
におけるハイレベル信号は、トランジスタＱ１４
をオン状態に切換える。同時にハイレベル信号が
アドレス・ラインA1上に存在すれば、ターム・
ラインTL−１はアース電位にプルダウンされる。
同様の態様で、インバータ３７′（第３図）の出
力におけるハイレベル信号は、トランジスタＱ１
４′をオン状態に切換える。前述の例におけるよ
うにターム・ラインTL−１がアース電位までプ
ルダウンされていなければ、Ｑ１５′はオン状態
に切換わり（ターム・ラインTL−１は抵抗Ｒ−
１を介して＋Ｖまでバイアスされていることに注
意する）、これは出力ラインO1をアース電位まで
下げさせる。一方で、前述の例におけるように、
ターム・ラインTL−１がアース電位までプルダ
ウンされていれば、Ｑ１５′はオフ状態に切換え
られ、かつライン３８′の状態は無関係である。
れるように、インバータ３７の出力（ノードＱ）
におけるハイレベル信号は、トランジスタＱ１４
をオン状態に切換える。同時にハイレベル信号が
アドレス・ラインA1上に存在すれば、ターム・
ラインTL−１はアース電位にプルダウンされる。
同様の態様で、インバータ３７′（第３図）の出
力におけるハイレベル信号は、トランジスタＱ１
４′をオン状態に切換える。前述の例におけるよ
うにターム・ラインTL−１がアース電位までプ
ルダウンされていなければ、Ｑ１５′はオン状態
に切換わり（ターム・ラインTL−１は抵抗Ｒ−
１を介して＋Ｖまでバイアスされていることに注
意する）、これは出力ラインO1をアース電位まで
下げさせる。一方で、前述の例におけるように、
ターム・ラインTL−１がアース電位までプルダ
ウンされていれば、Ｑ１５′はオフ状態に切換え
られ、かつライン３８′の状態は無関係である。
PLAプログラムが一旦ロードされると、AND
およびORアレイの双方におけるすべてのエレメ
ントが所望のようにプログラムされ、端子１６か
らロード信号が除去される（すなわち、ローレベ
ルに下がる）。第２図に示されるように、トラン
ジスタＱ１０はオフ状態に切換わりかつトランジ
スタＱ１１はオン状態に切換わる。これはすべて
のマルチプレクサ１４−１，１４−２……１４−
ｎ，１８−１，１８−２……１８−ｋにおいて同
時に起こる。クロツク（CK）信号は、プログラ
ムが各行において循環するようにプログラム・エ
レメントに連続的に与えられる。すなわち、エレ
メント１２−１に記憶されたデータは、エレメン
ト１２−２などにシフトされ、かつエレメント１
２−ｍに記憶されたデータはエレメント１２−１
にシフトされて戻る。リフレツシユ論理を除去す
るのは各行におけるプログラムされたデータのこ
の連続的な循環である。
およびORアレイの双方におけるすべてのエレメ
ントが所望のようにプログラムされ、端子１６か
らロード信号が除去される（すなわち、ローレベ
ルに下がる）。第２図に示されるように、トラン
ジスタＱ１０はオフ状態に切換わりかつトランジ
スタＱ１１はオン状態に切換わる。これはすべて
のマルチプレクサ１４−１，１４−２……１４−
ｎ，１８−１，１８−２……１８−ｋにおいて同
時に起こる。クロツク（CK）信号は、プログラ
ムが各行において循環するようにプログラム・エ
レメントに連続的に与えられる。すなわち、エレ
メント１２−１に記憶されたデータは、エレメン
ト１２−２などにシフトされ、かつエレメント１
２−ｍに記憶されたデータはエレメント１２−１
にシフトされて戻る。リフレツシユ論理を除去す
るのは各行におけるプログラムされたデータのこ
の連続的な循環である。
この説明のために、ｍが３に等しいと仮定す
る。次に、第５図に示されたシーケンス図を参照
すると、アレイの１行のサンプル・プログラムが
“原方程式”として示されている。第１のクロツ
ク周期の後に、ターム１はターム２の位置にシフ
トされながら、ターム３はターム１の位置にシフ
トされる。このシフトは連続的に繰返され、第３
のクロツク周期の後で、すべてのタームはそれら
のもとの位置に戻される。シフト動作中のアレイ
のプログラム・エレメントのすべての中間状態
は、数学の結合法則と等しい。したがつて、
ANDおよびORアレイの双方の内容は同時にシフ
トされるので、この発明のPLAは（同期式シス
テムにおいて使用されるときに）、PLAの内容が
あたかも固定されあるいはスタテイツクであるか
のように同様に動作する。非同期式のシステムに
おいて、このPLAは、入力信号に対する出力信
号のタイミングが少し変化する以外は実質的に固
定されまたはスタテイツクなPLAと同一である。
る。次に、第５図に示されたシーケンス図を参照
すると、アレイの１行のサンプル・プログラムが
“原方程式”として示されている。第１のクロツ
ク周期の後に、ターム１はターム２の位置にシフ
トされながら、ターム３はターム１の位置にシフ
トされる。このシフトは連続的に繰返され、第３
のクロツク周期の後で、すべてのタームはそれら
のもとの位置に戻される。シフト動作中のアレイ
のプログラム・エレメントのすべての中間状態
は、数学の結合法則と等しい。したがつて、
ANDおよびORアレイの双方の内容は同時にシフ
トされるので、この発明のPLAは（同期式シス
テムにおいて使用されるときに）、PLAの内容が
あたかも固定されあるいはスタテイツクであるか
のように同様に動作する。非同期式のシステムに
おいて、このPLAは、入力信号に対する出力信
号のタイミングが少し変化する以外は実質的に固
定されまたはスタテイツクなPLAと同一である。
スタテイツクプログラム・エレメントはその領
域においてダイナミツクプログラム・エレメント
よりも大きい（より大きいシリコン不動産（real
estate）を要する）。しかしながら、ダイナミツ
クプログラム・エレメントに記憶されたデータは
時間に従つて減衰し、そして周期的にリフレツシ
ユされなければならない。プログラム・エレメン
トをリフレツシユする１つの方法は、ダイナミツ
クRAMにおいて典型的に使用されるようなリフ
レツシユ論理を使用することである。より少ない
半導体領域（不動産（real estate））で足りるも
う１つの方法は、この出願において開示されかつ
請求されるように、増幅器を介してデータを連続
的にシフトすることである。
域においてダイナミツクプログラム・エレメント
よりも大きい（より大きいシリコン不動産（real
estate）を要する）。しかしながら、ダイナミツ
クプログラム・エレメントに記憶されたデータは
時間に従つて減衰し、そして周期的にリフレツシ
ユされなければならない。プログラム・エレメン
トをリフレツシユする１つの方法は、ダイナミツ
クRAMにおいて典型的に使用されるようなリフ
レツシユ論理を使用することである。より少ない
半導体領域（不動産（real estate））で足りるも
う１つの方法は、この出願において開示されかつ
請求されるように、増幅器を介してデータを連続
的にシフトすることである。
第２図を再び参照すると、インバータ３６およ
び３７はまた、コンデンサＣ１２またはＣ１３の
いずれかの上に存在する電荷を増幅する増幅器で
ある。上述のようにしなければ、コンデンサにお
ける電荷は時間に従つて減衰する。しかしなが
ら、クロツク信号の周波数は典型的には、インバ
ータのしきい値レベル以下に減衰する前に電荷を
再度蓄積することができるように十分に早く設定
されている。放電時間はほぼ２ミリ秒なので、最
小のクロツク周波数は500Hzである。しかしなが、
実施例において、クロツク信号は、ほぼ１〜4M
Hzの範囲内で実質的にはより高い周波数に設定さ
れる。
び３７はまた、コンデンサＣ１２またはＣ１３の
いずれかの上に存在する電荷を増幅する増幅器で
ある。上述のようにしなければ、コンデンサにお
ける電荷は時間に従つて減衰する。しかしなが
ら、クロツク信号の周波数は典型的には、インバ
ータのしきい値レベル以下に減衰する前に電荷を
再度蓄積することができるように十分に早く設定
されている。放電時間はほぼ２ミリ秒なので、最
小のクロツク周波数は500Hzである。しかしなが、
実施例において、クロツク信号は、ほぼ１〜4M
Hzの範囲内で実質的にはより高い周波数に設定さ
れる。
上述の説明から再プログラム可能な論理アレイ
が詳細に説明されていることは評価されるであろ
う。このように、ただ１つの実施例についてのみ
この発明は特定的に示されかつ説明されたが、添
付された請求の範囲の精神および範囲から離れる
ことなく形状および細部における前述のおよび他
の変化がなされ得るということは当業者によつて
理解されるであろう。
が詳細に説明されていることは評価されるであろ
う。このように、ただ１つの実施例についてのみ
この発明は特定的に示されかつ説明されたが、添
付された請求の範囲の精神および範囲から離れる
ことなく形状および細部における前述のおよび他
の変化がなされ得るということは当業者によつて
理解されるであろう。
第１Ａ図および第１Ｂ図はこの発明に従つて構
成されたPLAのブロツク図である。第１図は第
１Ａ図と第１Ｂ図とのつながりを示す図である。
第２図はPLAのANDアレイにおいて用いられる
典型的なマルチプレクサおよびプログラム・エレ
メントの概略図である。第３図はPLAのORアレ
イにおいて用いられる典型的なプログラム・エレ
メントの概略図である。第４図はPLAのプログ
ラム・エレメントの動作を示すタイミング図であ
る。第５図はこの発明のPLAの動作を説明する
のに役立つシーケンス図である。 図において、１０はプログラム可能な論理アレ
イ、１２−１，１２−２，１２−３，１２−ｍ，
１３−１，１３−２，１３−３，１３−ｍ，ｎ−
１，ｎ−２，ｎ−３，ｎ−ｍ，２０−１，２０−
２，２０−３，２０−ｍ，２１−１，２１−２，
２１−３，２１−ｍ，ｋ−１，ｋ−２，ｋ−３，
ｋ−ｍはプログラム・エレメント、１４−１，１
４−２，１４−ｎ，１８−１，１８−２，１８−
ｋはマルチプレクサ、１５は“直列入力”端子、
１６はロード入力端子、３０はクロツク回路、３
１，３４，３５，３６，３７はインバータを示
す。
成されたPLAのブロツク図である。第１図は第
１Ａ図と第１Ｂ図とのつながりを示す図である。
第２図はPLAのANDアレイにおいて用いられる
典型的なマルチプレクサおよびプログラム・エレ
メントの概略図である。第３図はPLAのORアレ
イにおいて用いられる典型的なプログラム・エレ
メントの概略図である。第４図はPLAのプログ
ラム・エレメントの動作を示すタイミング図であ
る。第５図はこの発明のPLAの動作を説明する
のに役立つシーケンス図である。 図において、１０はプログラム可能な論理アレ
イ、１２−１，１２−２，１２−３，１２−ｍ，
１３−１，１３−２，１３−３，１３−ｍ，ｎ−
１，ｎ−２，ｎ−３，ｎ−ｍ，２０−１，２０−
２，２０−３，２０−ｍ，２１−１，２１−２，
２１−３，２１−ｍ，ｋ−１，ｋ−２，ｋ−３，
ｋ−ｍはプログラム・エレメント、１４−１，１
４−２，１４−ｎ，１８−１，１８−２，１８−
ｋはマルチプレクサ、１５は“直列入力”端子、
１６はロード入力端子、３０はクロツク回路、３
１，３４，３５，３６，３７はインバータを示
す。
Claims (1)
- 【特許請求の範囲】 １ａ １行あたりｍ個のセルからなるｎ個の行で
ｎ個の入力信号を受信するように配置された
ANDアレイと、 ｂ １行あたりｍ個のセルからなるｋ個の行にｋ
個の出力ラインを提供するORアレイとを備
え、ｎ，ｍおよびｋはｌよりも大きい整数であ
り、 ｃ 前記ANDアレイの前記セルを前記ORアレイ
の前記セルに結合するｍ個のターム・ラインを
さらに備え、 ｄ 前記ANDアレイおよび前記ORアレイのセル
の前記各行は、 ｍ個の電荷蓄積エレメントからなるシフトレ
ジスタ手段を含み、前記シフトレジスタ手段
は、前記ｍ個の電荷蓄積エレメントのうちの第
１のエレメントに結合された入力端子と、前記
ｍ個の電荷蓄積エレメントのｍ番目に結合され
た出力端子とを有し、 前記ANDアレイおよび前記ROアレイのセルの
前記各行はさらに、 前記シフトレジスタ手段の前記出力端子に結合
された第１の入力端子と、プログラムデータを受
信するように配置された第２の入力端子と、前記
シフトレジスタ手段の前記入力端子に結合された
出力端子と、マルチプレクサ選択信号を受信して
前記第１および前記第２の入力端子間を選択する
ように配置されたセレクタ入力端子とを有するマ
ルチプレクサ手段を含み、 前記ANDアレイのセルの第１行目の前記マル
チプレクサ手段の前記第２の入力端子は、前記ア
レイのプログラムデータ入力端子に結合され、 前記電荷蓄積エレメントの第２行目から第（ｎ
＋ｋ）行の前記マルチプレクサ手段の各々の前記
第２の入力端子は、すぐ前の先行する行のシフト
レジスタの出力端子に結合され、このため、前記
マルチプレクサ選択信号が一方の状態にある期間
中に前記プログラムデータ入力端子に与えられた
直列化されたデータをシフトすることによつて、
かつ前記電荷蓄積エレメントの各々におけるプロ
グラムされたデータをリフレツシユするように前
記マルチプレクサ選択信号が第２の状態にある期
間中にセルの各々の行の内部でプラグラムデータ
を再循環することによつて、前記電荷蓄積エレメ
ントのすべてがプログラムされる、再プログラム
可能な論理アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/457,177 US4524430A (en) | 1983-01-11 | 1983-01-11 | Dynamic data re-programmable PLA |
| US457177 | 1983-01-11 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003346A Division JPS59161130A (ja) | 1983-01-11 | 1984-01-10 | ダイナミツクデ−タ再プログラム可能な論理アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187521A JPH03187521A (ja) | 1991-08-15 |
| JPH057899B2 true JPH057899B2 (ja) | 1993-01-29 |
Family
ID=23815742
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003346A Pending JPS59161130A (ja) | 1983-01-11 | 1984-01-10 | ダイナミツクデ−タ再プログラム可能な論理アレイ |
| JP2286919A Granted JPH03187521A (ja) | 1983-01-11 | 1990-10-23 | ダイナミックデータ再プログラム可能な論理アレイ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003346A Pending JPS59161130A (ja) | 1983-01-11 | 1984-01-10 | ダイナミツクデ−タ再プログラム可能な論理アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4524430A (ja) |
| EP (1) | EP0121647B1 (ja) |
| JP (2) | JPS59161130A (ja) |
| DE (1) | DE3478551D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2212958B (en) * | 1985-02-14 | 1989-11-22 | Intel Corp | Software programmable logic array |
| GB2171231B (en) * | 1985-02-14 | 1989-11-01 | Intel Corp | Software programmable logic array |
| JPH0638318B2 (ja) * | 1985-02-15 | 1994-05-18 | 株式会社リコー | Ｅｐｒｏｍの書込み方法 |
| US4791603A (en) * | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
| US4730130A (en) * | 1987-01-05 | 1988-03-08 | Motorola, Inc. | Writable array logic |
| JPH0611113B2 (ja) * | 1988-01-14 | 1994-02-09 | 川崎製鉄株式会社 | プログラマブル論理素子 |
| US4930107A (en) * | 1988-08-08 | 1990-05-29 | Altera Corporation | Method and apparatus for programming and verifying programmable elements in programmable devices |
| US5132570A (en) * | 1988-08-31 | 1992-07-21 | Fujitsu Limited | Extended logical scale structure of a programmable logic array |
| US5023838A (en) * | 1988-12-02 | 1991-06-11 | Ncr Corporation | Random access memory device with integral logic capability |
| US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
| US5099150A (en) * | 1989-09-29 | 1992-03-24 | Sgs-Thomson Microelectronics, Inc. | Circuit block for programmable logic devices, configurable as a user-writable memory or a logic circuit |
| US4975601A (en) * | 1989-09-29 | 1990-12-04 | Sgs-Thomson Microelectronics, Inc. | User-writable random access memory logic block for programmable logic devices |
| US5128559A (en) * | 1989-09-29 | 1992-07-07 | Sgs-Thomson Microelectronics, Inc. | Logic block for programmable logic devices |
| US5084636A (en) * | 1989-12-27 | 1992-01-28 | Kawasaki Steel | Master-slave programmable logic devices |
| US5432388A (en) * | 1992-08-27 | 1995-07-11 | At&T Global Information Solutions Company | Repeatedly programmable logic array using dynamic access memory |
| EP0689712A4 (en) * | 1993-03-17 | 1997-05-28 | Zycad Corp | CONFIGURABLE FIELDS WITH DIRECT ACCESS MEMORY ARRANGEMENT |
| US5555214A (en) * | 1995-11-08 | 1996-09-10 | Altera Corporation | Apparatus for serial reading and writing of random access memory arrays |
| US7183801B2 (en) * | 2004-09-08 | 2007-02-27 | Atmel Corporation | Programmable logic auto write-back |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525742A (en) * | 1975-07-01 | 1977-01-17 | Toray Eng Co Ltd | Process for dechlorination of pcb |
| DE3015992A1 (de) * | 1980-04-25 | 1981-11-05 | Ibm Deutschland Gmbh, 7000 Stuttgart | Programmierbare logische anordnung |
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| JPS57129537A (en) * | 1981-02-05 | 1982-08-11 | Toshiba Corp | Programmable array circuit |
-
1983
- 1983-01-11 US US06/457,177 patent/US4524430A/en not_active Expired - Lifetime
-
1984
- 1984-01-10 JP JP59003346A patent/JPS59161130A/ja active Pending
- 1984-01-11 DE DE8484100236T patent/DE3478551D1/de not_active Expired
- 1984-01-11 EP EP84100236A patent/EP0121647B1/en not_active Expired
-
1990
- 1990-10-23 JP JP2286919A patent/JPH03187521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4524430A (en) | 1985-06-18 |
| EP0121647A3 (en) | 1986-05-07 |
| JPH03187521A (ja) | 1991-08-15 |
| JPS59161130A (ja) | 1984-09-11 |
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