JPH03188385A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関するものである。

〔従来の技術〕

第３図は従来の半導体装置のウェハ上の配置例を示す平
面図である。図において（８）はチップ、（９）はパッ
ド、００）はダイシングラインである。従来、半導体装
置は、１つのウニへ上に、動作部を含み製品となるチッ
プ（８）及び、動作には全く関係のないダイシングライ
ン叫が複数個、くり返し配置されている。そして、この
半導体装置を動作させるために外部から加えられる信号
を入力、又は出力信号を外部に出力するためにパッド（
９）がウェハ内部に設けられている。

次に動作について説明する。

半導体装置を製造する際には、上記のように１つのウェ
ハに複数個のチップ（８）を作り、製品とする場合、個
々のチップ（８）のテストを行なって良品を選別し、ダ
イシングラインαω上を切断することにより良品とされ
た各々のチップ（８）を分離し、パッド（９）上に外部
との接続が容易となるよう配線を行うという手順で製造
される。

また、半導体装置の一種類であるＤＲＡＭ、ＳＲＡＭ等
のメモリでは、１個の製品中に微細構造のメモリセルと
招ばれる単位の繰り返しが多数有り、これは製造時に不
良となる可能性が極めて高いため冗長回路を予かしめ設
けておき、製品内に一部欠陥があっても、これを置き換
えろことにより完成品とする方法が採られている。この
場合、冗長回路を使用するか否かの判定は、ウェハ上で
の良品選別テストと同様のテストが行なわれる。

第４図は上記冗長回路の判定テスト及び、ウェハ上での
良品選別テストを行う状況を示すウニへの平面図である
。図において（９）はパッド、　Ｑｏ）はダイシングラ
イン、　Ｑｌ）はテスト信号用針である。テスト信号用
針０１）をチップ（８）上のパッド（９）に当てること
により、テスト信号の入力及び出力を行う。

〔発明が解決しようとする課題〕

従来の半導体装置は以上のように構成されているので、
ウェハ上でのテストも上記のように行われてお勢、一つ
のチップをテストシた後に、次のチップをテストする際
、テスト信号用針がチップの上を移動するｔこめテスト
信号用針についたアルミくずがチップ上に落ち製品の欠
陥となることがある。また配線が行われるべきパッドを
傷つけることになるなどの問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、ウェハ状態でテストを行ってもチップ上の
パッドを傷つけることなく、またチップ上にアルミくず
が落ちる確率を少なくできる半導体装置を得ることを目
的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、チップ内部にアドレスカ
ウンタを設け、冗長回路の判定テスト及びウェハ上での
良品選別テストを行う際、パッドへのテスト信号用針当
ての回数を減らすようにしたものである。

〔作用〕

この発明に係る半導体装置は、チップ内部に新たにアド
レスカウンタを設けることにより、ウェハ上のテストで
テスト信号用針当てすべきパッドの数を減らし、パッド
のテスト信号用針当てによるアルミくずがチップ上に落
ちる可能性を減少させることができる。

〔実施例〕

以下、この発明に係る半導体装置の一実施例を図に従っ
て説明する。第１図は半導体装置の回路図、第２図は第
１図の回路のテスト時に、アドレスカウンタによりアド
レスを選択する際の各部の信号を示すタイミング図であ
る。

図において、（１）は入力パルスの立ち下がりに応じて
出力が変化するダウンエツジ形式のＴ型のフリップフロ
ップ（２）を複数個含んだアドレスカウンタ、（３）は
カウンタ出力データバス、（４）はアドレスカウンタ（
１）の出力より任意のアドレスをデコードするためのカ
ウンタ出力デコード回路、（５）はアドレス信号端子、
（６）はウェハ上でテストする際、アドレス信号を与え
るテスト信号用針が外部からプロービングされる入力ア
ドレス選択パッド、（７）はアドレスカウンタ（１）を
リセットするリセット信号である。

次に動作について説明する。入力アドレス選択パッド（
６）にクロックパルスＣＰをブローピンクされたテスト
信号用針から入力することにより、アドレスカウンタ（
１１を動作させ、その出力信号Ｑ１〜Ｑｆｉよゆ複数個
あるアドレス信号端子（５）にテスト用のアドレス信号
を与える。なお、アドレスカウンタ（１）の出力信号Ｑ
１〜Ｑ、は、ＡＮＤ回路もしくはＮＯＲ回路で構成され
るカウンタ出力デコード回路（４）でデコードされ、第
２図に示すような各クロックパルスＣＰに対応するテス
ト用アドレス信号Ａ　ｏｅｘｔ−Ａ　ｎｅｘｔの信号が
Ａ０〜Ａ、１の各アドレス信号端子（５）に入力される
。

上記の方法によれば、ウェハ状態におけるテスト時に、
全部のアドレス信号端子（５）のそれぞれにテスト信号
用針をプロービングさせる必要がなく、入力アドレス選
択パッド（６）にテスト信号用針を当てるだけで良いの
で、チップ内のパッドに針を当てる回数を減らし、チッ
プ上にアルミくずが落ちる確率を減らすことができる。

〔発明の効果〕

以上のようにこの発明によれば、入力アドレス選択パッ
ドとアドレスカウンタ及びカウンタ出力デコード回路を
設けたなめ、ウェハ上のテストの際、チップ上のパッド
にテスト信号用針を当てる回数を減らし、チップ上のパ
ッドを傷つける確率を小さくした半導体装置を得ろこと
ができる。

【図面の簡単な説明】

第１図は、この発明の一実施例による半導体装置を示す
回路図、第２図は、第１図の回路のテスト時にアドレス
カウンタがアドレスを選択する際の各部の信号を示すタ
イミング図、第３図は従来の半導体装置のウェハ上の配
置を示す平面図、第４図は従来のウェハ上での良品選別
テスト状態を示すウェハの平面図である。 図において、（１）はアドレスカウンタ回路、（２）は
フリップフロップ、（３）はカウンタ出力データパス。 （４）ばカウンタ出力デコード回路、（５）はアドレス
信号端子、（６）は入力アドレス選択パッド、（７）は
リセット信号である。 なお図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 冗長回路および修復メモリセルを有した半導体メモリ装
   置においてウェハ状態でのプロービングテスト時に入力
   パッドより信号を印加した回数を記憶するためのアドレ
   スカウンタを有し、上記アドレスカウンタの出力信号が
   複数個あるアドレス信号端子にテスト用のアドレス信号
   を与えることを特徴とする半導体装置。