JPH04220576A - 集積回路の試験方式 - Google Patents
集積回路の試験方式Info
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- JPH04220576A JPH04220576A JP2404551A JP40455190A JPH04220576A JP H04220576 A JPH04220576 A JP H04220576A JP 2404551 A JP2404551 A JP 2404551A JP 40455190 A JP40455190 A JP 40455190A JP H04220576 A JPH04220576 A JP H04220576A
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- JP
- Japan
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- test
- test data
- lsi
- circuit
- serial
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、外部から与えられるテ
ストデータに基づいて、集積回路の各内部回路の動作、
特性その他の試験を行う集積回路の試験方式に関する。
ストデータに基づいて、集積回路の各内部回路の動作、
特性その他の試験を行う集積回路の試験方式に関する。
【０００２】
【従来の技術】ＬＳＩの開発、生産過程では、何らかの
欠陥を持った不良ＬＳＩと正常なＬＳＩとをふるい分け
して正常なもののみを使用（出荷）し、かつ不良なもの
について、その不良原因を調査し、その結果の評価およ
び検討を行うことにより、生産性および品質の向上がは
かられる。
欠陥を持った不良ＬＳＩと正常なＬＳＩとをふるい分け
して正常なもののみを使用（出荷）し、かつ不良なもの
について、その不良原因を調査し、その結果の評価およ
び検討を行うことにより、生産性および品質の向上がは
かられる。
【０００３】このようなＬＳＩの試験（ＬＳＩシミュレ
ーション）方法としては、ＬＳＩ内部に何らかの試験機
能を有する回路を設け、その回路によって自動的に試験
に必要なテストデータの発生を行う方法（自己テスト法
）がある。しかし、この方法では、容易かつ効率的に試
験を実施できるが、集積規模が大きい場合には、その試
験に必要な付加回路が増加してチップの歩留りが低下し
、かつその付加回路の接続に伴う電気的な特性（例えば
、浮遊容量、導入線インダクタンスの増加）に起因して
、動作速度が低下する場合が多い。したがって、このよ
うな試験方法は集積度が小さいＬＳＩあるいは特殊な回
路ブロックに限定して採用され、近年、多くのＬＳＩで
は、外部からテストデータを与えるシミュレーションテ
スト端子が予め設けられ、その端子を介して与えられる
テストデータに応じて各内部回路に試験動作を行わせる
試験方式が採用されている。
ーション）方法としては、ＬＳＩ内部に何らかの試験機
能を有する回路を設け、その回路によって自動的に試験
に必要なテストデータの発生を行う方法（自己テスト法
）がある。しかし、この方法では、容易かつ効率的に試
験を実施できるが、集積規模が大きい場合には、その試
験に必要な付加回路が増加してチップの歩留りが低下し
、かつその付加回路の接続に伴う電気的な特性（例えば
、浮遊容量、導入線インダクタンスの増加）に起因して
、動作速度が低下する場合が多い。したがって、このよ
うな試験方法は集積度が小さいＬＳＩあるいは特殊な回
路ブロックに限定して採用され、近年、多くのＬＳＩで
は、外部からテストデータを与えるシミュレーションテ
スト端子が予め設けられ、その端子を介して与えられる
テストデータに応じて各内部回路に試験動作を行わせる
試験方式が採用されている。
【０００４】図３は、従来のＬＳＩシミュレーション回
路の構成例を示す図である。図において、ＬＳＩ３０の
内部には、所定の機能を実現するために順序回路と組合
せ回路とを適宜組み合わせて構成された内部回路３１１
〜３１ｎ が含まれる。以下では、簡単のため、これ
らの各回路に対応する信号名および構成要素の参照番号
については、上述の回路の参照番号と同じ「１」〜「ｎ
」の添え番号を付与して表す。テストデータＴＳＴ１
〜ＴＳＴｎ は、それぞれシミュレーションテスト端子
３２１ 〜３２ｎ を介して内部回路３１１ 〜３１ｎ
に与えられる。内部回路３１１ 〜３１ｎ から出力さ
れる試験結果信号ＯＵＴ１ 〜ＯＵＴｎ は、それぞれ
端子３３１ 〜３３ｎ を介してＬＳＩ３０の外部に出
力される。内部回路３１１ 〜３１ｎ には、端子３４
を介して起動信号ＩＮが与えられる。
路の構成例を示す図である。図において、ＬＳＩ３０の
内部には、所定の機能を実現するために順序回路と組合
せ回路とを適宜組み合わせて構成された内部回路３１１
〜３１ｎ が含まれる。以下では、簡単のため、これ
らの各回路に対応する信号名および構成要素の参照番号
については、上述の回路の参照番号と同じ「１」〜「ｎ
」の添え番号を付与して表す。テストデータＴＳＴ１
〜ＴＳＴｎ は、それぞれシミュレーションテスト端子
３２１ 〜３２ｎ を介して内部回路３１１ 〜３１ｎ
に与えられる。内部回路３１１ 〜３１ｎ から出力さ
れる試験結果信号ＯＵＴ１ 〜ＯＵＴｎ は、それぞれ
端子３３１ 〜３３ｎ を介してＬＳＩ３０の外部に出
力される。内部回路３１１ 〜３１ｎ には、端子３４
を介して起動信号ＩＮが与えられる。
【０００５】また、端子３３１ 〜３３ｎ 、３４はＬ
ＳＩ３０の本来の機能動作に用いられる端子（機能ピン
）であり、シミュレーションテスト端子３２１ 〜３２
ｎ は、テストデータＴＳＴ１ 〜ＴＳＴｎ の入力専
用に設けられ、それぞれ各回路の全項目試験に必要なテ
ストデータのビット長と同じピン数を有する。このよう
な構成のＬＳＩの試験工程では、一般に、ＬＳＩ試験機
が、試験項目毎に対応するテストデータＴＳＴ１ 〜Ｔ
ＳＴｎ を自動的に生成し、シミュレーションテスト端
子３２１ 〜３２ｎ を介してそれぞれ内部回路３１１
〜３１ｎ に与え、さらに、端子３４を介して適宜起
動信号ＩＮを与える。内部回路３１１ 〜３１ｎ では
、上述のテストデータＴＳＴ１ 〜ＴＳＴｎ に応じた
動作を行い、その動作に応じて試験結果信号ＯＵＴ１
〜ＯＵＴｎ を出力する。ＬＳＩ試験機は、端子３３１
〜３３ｎ を介してこれらの試験結果信号を取り込み
、その内容に応じて各回路の動作、特性その他の適否判
定を行う。また、ＬＳＩ試験機は、このような一連の動
作を所定のプログラムにしたがって順次行い、自動的に
所定項目の試験を行う。
ＳＩ３０の本来の機能動作に用いられる端子（機能ピン
）であり、シミュレーションテスト端子３２１ 〜３２
ｎ は、テストデータＴＳＴ１ 〜ＴＳＴｎ の入力専
用に設けられ、それぞれ各回路の全項目試験に必要なテ
ストデータのビット長と同じピン数を有する。このよう
な構成のＬＳＩの試験工程では、一般に、ＬＳＩ試験機
が、試験項目毎に対応するテストデータＴＳＴ１ 〜Ｔ
ＳＴｎ を自動的に生成し、シミュレーションテスト端
子３２１ 〜３２ｎ を介してそれぞれ内部回路３１１
〜３１ｎ に与え、さらに、端子３４を介して適宜起
動信号ＩＮを与える。内部回路３１１ 〜３１ｎ では
、上述のテストデータＴＳＴ１ 〜ＴＳＴｎ に応じた
動作を行い、その動作に応じて試験結果信号ＯＵＴ１
〜ＯＵＴｎ を出力する。ＬＳＩ試験機は、端子３３１
〜３３ｎ を介してこれらの試験結果信号を取り込み
、その内容に応じて各回路の動作、特性その他の適否判
定を行う。また、ＬＳＩ試験機は、このような一連の動
作を所定のプログラムにしたがって順次行い、自動的に
所定項目の試験を行う。
【０００６】なお、ＬＳＩが高性能かつ多機能であるた
めに、その試験条件が複雑となり、その試験のテストデ
ータの種類およびそのビット長が増大しても、ＬＳＩの
端子数がパッケージその他の標準化により一定範囲内に
限定される場合には、特定の機能ピンに与えられる信号
（テストモード信号）の論理レベルに応じて、他の機能
ピンをシミュレーションテスト端子として兼用する方法
が従来より用いられている。
めに、その試験条件が複雑となり、その試験のテストデ
ータの種類およびそのビット長が増大しても、ＬＳＩの
端子数がパッケージその他の標準化により一定範囲内に
限定される場合には、特定の機能ピンに与えられる信号
（テストモード信号）の論理レベルに応じて、他の機能
ピンをシミュレーションテスト端子として兼用する方法
が従来より用いられている。
【０００７】また、このようにして得られる試験結果の
確度（故障検出率）は、ＬＳＩ３０の内部回路の構成そ
の他とテストデータとの適合性によって左右される。し
たがって、テストデータの生成方法としては、組合せ回
路に適応した経路活性化法、乱数テストパターン発生法
および順序回路に適応した状態遷移トレース法、機能レ
ベルテストパターン発生法その他の方法を適宜組合せた
方法が用いられる。なお、ＬＳＩの試験条件には、上述
のテストデータに併せて、その論理値、振幅、電源電圧
、信号のタイミングその他のパラメータが含まれ、ＬＳ
Ｉ試験機は、これらの組合せおよび順序についても所定
のプログラムにしたがって試験を行う。
確度（故障検出率）は、ＬＳＩ３０の内部回路の構成そ
の他とテストデータとの適合性によって左右される。し
たがって、テストデータの生成方法としては、組合せ回
路に適応した経路活性化法、乱数テストパターン発生法
および順序回路に適応した状態遷移トレース法、機能レ
ベルテストパターン発生法その他の方法を適宜組合せた
方法が用いられる。なお、ＬＳＩの試験条件には、上述
のテストデータに併せて、その論理値、振幅、電源電圧
、信号のタイミングその他のパラメータが含まれ、ＬＳ
Ｉ試験機は、これらの組合せおよび順序についても所定
のプログラムにしたがって試験を行う。
【０００８】
【発明が解決しようとする課題】ところで、このような
従来のＬＳＩの試験方式では、テストデータが並列に入
力されるので、テストデータのビット数が大きな場合に
は、多くのシミュレーションテスト端子が必要となり、
被試験ＬＳＩの機能ピンを削減しなければならなかった
。しかし、ＬＳＩの機能を保持して機能ピンの削減を行
うためには、ＬＳＩとその周辺回路とのインタフェース
方式に影響を及ぼすこともあり、実際には、機能ピンを
削減することができない場合が多かった。
従来のＬＳＩの試験方式では、テストデータが並列に入
力されるので、テストデータのビット数が大きな場合に
は、多くのシミュレーションテスト端子が必要となり、
被試験ＬＳＩの機能ピンを削減しなければならなかった
。しかし、ＬＳＩの機能を保持して機能ピンの削減を行
うためには、ＬＳＩとその周辺回路とのインタフェース
方式に影響を及ぼすこともあり、実際には、機能ピンを
削減することができない場合が多かった。
【０００９】また、上述のテストモード信号の論理レベ
ルに応じて、他の機能ピンをシミュレーションテスト端
子として兼用する方法では、ＬＳＩ内部にはテストモー
ド時と通常動作時との信号の流れを切り換えるセレクタ
回路を多く配置しなければならず、かつテストデータ長
がＬＳＩパッケージ型式に応じて決定される機能ピン（
上述のように、シミュレーションテスト端子として兼用
されるものを含む。）の最大数を越える場合には対応で
きなかった。
ルに応じて、他の機能ピンをシミュレーションテスト端
子として兼用する方法では、ＬＳＩ内部にはテストモー
ド時と通常動作時との信号の流れを切り換えるセレクタ
回路を多く配置しなければならず、かつテストデータ長
がＬＳＩパッケージ型式に応じて決定される機能ピン（
上述のように、シミュレーションテスト端子として兼用
されるものを含む。）の最大数を越える場合には対応で
きなかった。
【００１０】本発明は、シミュレーションテスト端子の
数を低減して、集積回路に所望のテストデータを与える
ことができる集積回路の試験方式を提供することを目的
とする。
数を低減して、集積回路に所望のテストデータを与える
ことができる集積回路の試験方式を提供することを目的
とする。
【００１１】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、テストデータの入力に応じ
て試験結果を出力する集積回路の試験方式において、テ
ストデータを直列に取り込み、直並列変換して集積回路
を構成する複数の被試験回路１１１ 〜１１Ｎ にそれ
ぞれ分配する直並列変換手段１３を備えたことを特徴と
する。
ロック図である。本発明は、テストデータの入力に応じ
て試験結果を出力する集積回路の試験方式において、テ
ストデータを直列に取り込み、直並列変換して集積回路
を構成する複数の被試験回路１１１ 〜１１Ｎ にそれ
ぞれ分配する直並列変換手段１３を備えたことを特徴と
する。
【００１２】
【作用】本発明は、直並列変換手段１３が、直列に与え
られるテストデータを直並列変換し、集積回路内の被試
験回路１１１ 〜１１Ｎ にそれぞれ分配する。すなわ
ち、従来例のように各被試験回路に並列にテストデータ
を与える方式に比べてシミュレーションテスト端子数が
削減され、かつテストデータのビット数は、直並列変換
手段１３の構成によって決定されるので、集積回路の端
子数より大きな値とすることができる。
られるテストデータを直並列変換し、集積回路内の被試
験回路１１１ 〜１１Ｎ にそれぞれ分配する。すなわ
ち、従来例のように各被試験回路に並列にテストデータ
を与える方式に比べてシミュレーションテスト端子数が
削減され、かつテストデータのビット数は、直並列変換
手段１３の構成によって決定されるので、集積回路の端
子数より大きな値とすることができる。
【００１３】したがって、集積回路の本来の機能を保持
しつつ、高度な試験を行うことが可能となる。
しつつ、高度な試験を行うことが可能となる。
【００１４】
【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図２は、本発明の一実施例を示す図
である。図において、図３に示すものとその機能および
構成が同じものについては、同じ参照番号を付与して表
し、ここでは、その説明を省略する。
て詳細に説明する。図２は、本発明の一実施例を示す図
である。図において、図３に示すものとその機能および
構成が同じものについては、同じ参照番号を付与して表
し、ここでは、その説明を省略する。
【００１５】本発明の特徴とする構成は、本実施例では
、被試験ＬＳＩ２０に、テストデータＴＳＴ１ 〜ＴＳ
Ｔｎ を含む直列テストデータＴＳＴＤＡＴＡを直列−
並列変換し、テストシミュレーション端子３２１ 〜３
２ｎ に代えてこれらのデータを内部回路３１１ 〜３
１ｎ に分配するシフトレジスタ２１が配置された点に
ある。すなわち、直列テストデータＴＳＴＤＡＴＡは、
テストシミュレーション端子２２１ を介して、シフト
レジスタ２１の直列データ入力に与えられる。直列テス
トデータＴＳＴＤＡＴＡをビット毎に取り込むタイミン
グを与えるクロックＴＳＴＣＬＫは、テストシミュレー
ション端子２２２ を介して、シフトレジスタ２１のク
ロック端子に与えられる。なお、起動信号ＩＮおよび試
験結果信号ＯＵＴ１ 〜ＯＵＴｎ に関しては、内部回
路３１１〜３１ｎ とＬＳＩ試験機との接続関係および
そのインタフェース条件が従来例と同じであるから、こ
こではその説明を省略する。
、被試験ＬＳＩ２０に、テストデータＴＳＴ１ 〜ＴＳ
Ｔｎ を含む直列テストデータＴＳＴＤＡＴＡを直列−
並列変換し、テストシミュレーション端子３２１ 〜３
２ｎ に代えてこれらのデータを内部回路３１１ 〜３
１ｎ に分配するシフトレジスタ２１が配置された点に
ある。すなわち、直列テストデータＴＳＴＤＡＴＡは、
テストシミュレーション端子２２１ を介して、シフト
レジスタ２１の直列データ入力に与えられる。直列テス
トデータＴＳＴＤＡＴＡをビット毎に取り込むタイミン
グを与えるクロックＴＳＴＣＬＫは、テストシミュレー
ション端子２２２ を介して、シフトレジスタ２１のク
ロック端子に与えられる。なお、起動信号ＩＮおよび試
験結果信号ＯＵＴ１ 〜ＯＵＴｎ に関しては、内部回
路３１１〜３１ｎ とＬＳＩ試験機との接続関係および
そのインタフェース条件が従来例と同じであるから、こ
こではその説明を省略する。
【００１６】なお、本実施例と図１に示すブロック図と
の対応関係については、内部回路３１１ 〜３１ｎ は
被試験回路１１１ 〜１１Ｎ に対応し、シフトレジス
タ２１は直並列変換手段１３に対応する。以下、本実施
例の動作を説明する。直列テストデータＴＳＴＤＡＴＡ
およびクロックＴＳＴＣＬＫは、所定のＬＳＩ試験機か
らＬＳＩ２０に与えられる。ＬＳＩ２０では、シフトレ
ジスタ２１は、クロックＴＳＴＣＬＫに応じて直列テス
トデータＴＳＴＤＡＴＡに含まれる各ビットを順次取り
込み、その並列出力から内部回路３１１ 〜３１ｎ に
テストデータＴＳＴ１ 〜ＴＳＴｎ を与える。起動信
号ＩＮは、所定長の直列テストデータＴＳＴＤＡＴＡが
与えられた後に、ＬＳＩ試験機から与えられる。以下、
内部回路３１１ 〜３１ｎ およびＬＳＩ試験機の動作
は、図３に示す従来例と同様であるから、ここでは、そ
の説明を省略する。
の対応関係については、内部回路３１１ 〜３１ｎ は
被試験回路１１１ 〜１１Ｎ に対応し、シフトレジス
タ２１は直並列変換手段１３に対応する。以下、本実施
例の動作を説明する。直列テストデータＴＳＴＤＡＴＡ
およびクロックＴＳＴＣＬＫは、所定のＬＳＩ試験機か
らＬＳＩ２０に与えられる。ＬＳＩ２０では、シフトレ
ジスタ２１は、クロックＴＳＴＣＬＫに応じて直列テス
トデータＴＳＴＤＡＴＡに含まれる各ビットを順次取り
込み、その並列出力から内部回路３１１ 〜３１ｎ に
テストデータＴＳＴ１ 〜ＴＳＴｎ を与える。起動信
号ＩＮは、所定長の直列テストデータＴＳＴＤＡＴＡが
与えられた後に、ＬＳＩ試験機から与えられる。以下、
内部回路３１１ 〜３１ｎ およびＬＳＩ試験機の動作
は、図３に示す従来例と同様であるから、ここでは、そ
の説明を省略する。
【００１７】このように、本実施例によれば、テストデ
ータが被試験ＬＳＩに直列に与えられ、そのＬＳＩ内で
直並列変換して各回路に分配されるので、テストシミュ
レーション端子の数が削減され、かつ被試験ＬＳＩの機
能ピンの数を越える長いビット数のテストデータを与え
ることができる。なお、本実施例では、テストデータの
全ビットをＬＳＩに入力した後に、各回路に一斉にその
テストデータに基づく動作開始を指令する起動信号ＩＮ
を与えているが、被試験ＬＳＩの回路構成によっては、
例えば、直列テストデータＴＳＴＤＡＴＡの先頭ビット
に試験開始を指令するビット（起動指令ビット）を付加
し、ＬＳＩ２０内ではシフトレジスタ２１の対応する並
列出力により起動信号を得てもよい。また、上述の起動
指令ビットの位置は、直列テストデータＴＳＴＤＡＴＡ
上で任意に設定してもよい。さらに、試験開始を指令す
るビットに代えて、テストデータのいかなるビットパタ
ーンとも一定のハミング距離が確保されるビット列を用
いてもよい。なお、この起動指令ビットは、直列テスト
データＴＳＴＤＡＴＡ上で、被試験ＬＳＩの内部回路毎
あるいは所定の回路ブロック毎に、個別に配置してもよ
い。
ータが被試験ＬＳＩに直列に与えられ、そのＬＳＩ内で
直並列変換して各回路に分配されるので、テストシミュ
レーション端子の数が削減され、かつ被試験ＬＳＩの機
能ピンの数を越える長いビット数のテストデータを与え
ることができる。なお、本実施例では、テストデータの
全ビットをＬＳＩに入力した後に、各回路に一斉にその
テストデータに基づく動作開始を指令する起動信号ＩＮ
を与えているが、被試験ＬＳＩの回路構成によっては、
例えば、直列テストデータＴＳＴＤＡＴＡの先頭ビット
に試験開始を指令するビット（起動指令ビット）を付加
し、ＬＳＩ２０内ではシフトレジスタ２１の対応する並
列出力により起動信号を得てもよい。また、上述の起動
指令ビットの位置は、直列テストデータＴＳＴＤＡＴＡ
上で任意に設定してもよい。さらに、試験開始を指令す
るビットに代えて、テストデータのいかなるビットパタ
ーンとも一定のハミング距離が確保されるビット列を用
いてもよい。なお、この起動指令ビットは、直列テスト
データＴＳＴＤＡＴＡ上で、被試験ＬＳＩの内部回路毎
あるいは所定の回路ブロック毎に、個別に配置してもよ
い。
【００１８】また、内部回路３１１ 〜３１ｎ に任意
の組合せで試験動作を行わせる場合には、試験動作の対
称外とすべき回路に対応するテストデータとして、その
回路を実効的に不動作とする疑似テストデータを直列テ
ストデータＴＳＴＤＡＴＡに含めて送出してもよい。さ
らに、複数の起動信号をパックした直列信号をＬＳＩ試
験機から与え、ＬＳＩ２０では、シフトレジスタ２１と
同様の直並列変換回路を別途設けて、テストデータと同
様に個々の回路に起動信号を分配してもよい。
の組合せで試験動作を行わせる場合には、試験動作の対
称外とすべき回路に対応するテストデータとして、その
回路を実効的に不動作とする疑似テストデータを直列テ
ストデータＴＳＴＤＡＴＡに含めて送出してもよい。さ
らに、複数の起動信号をパックした直列信号をＬＳＩ試
験機から与え、ＬＳＩ２０では、シフトレジスタ２１と
同様の直並列変換回路を別途設けて、テストデータと同
様に個々の回路に起動信号を分配してもよい。
【００１９】
【発明の効果】以上説明したように本発明は、被試験集
積回路にテストデータを直列に与え、そのテストデータ
をその集積回路内で直並列変換して各被試験回路に分配
することにより、シミュレーションテスト端子の数を低
減し、その集積回路のピン数を超えるビット数のテスト
データを集積回路に与えることができる。
積回路にテストデータを直列に与え、そのテストデータ
をその集積回路内で直並列変換して各被試験回路に分配
することにより、シミュレーションテスト端子の数を低
減し、その集積回路のピン数を超えるビット数のテスト
データを集積回路に与えることができる。
【００２０】すなわち、集積回路の機能を保持しつつ、
従来より長いワード構成のテストデータを各被試験回路
に与えることができるので、高度な試験が可能となり、
集積回路の故障検出率を高め、その品質向上をはかるこ
とができる。
従来より長いワード構成のテストデータを各被試験回路
に与えることができるので、高度な試験が可能となり、
集積回路の故障検出率を高め、その品質向上をはかるこ
とができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す図である。
【図３】従来のＬＳＩシミュレーション回路の構成例を
示す図である。
示す図である。
１１ 被試験回路
１３ 直並列変換手段
２０，３０ ＬＳＩ
２１ シフトレジスタ
２２１ ，２２２ ，３２１ 〜３２ｎ テストシ
ミュレーション端子 ３１１ 〜３１ｎ 内部回路 ３３１ 〜３３ｎ ，３４ 端子
ミュレーション端子 ３１１ 〜３１ｎ 内部回路 ３３１ 〜３３ｎ ，３４ 端子
Claims (1)
- 【請求項１】 テストデータの入力に応じて試験結果
を出力する集積回路の試験方式において、前記テストデ
ータを直列に取り込み、直並列変換して前記集積回路内
を構成する複数の被試験回路（１１１ 〜１１Ｎ ）に
それぞれ分配する直並列変換手段（１３）を備えたこと
を特徴とする集積回路の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404551A JPH04220576A (ja) | 1990-12-20 | 1990-12-20 | 集積回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404551A JPH04220576A (ja) | 1990-12-20 | 1990-12-20 | 集積回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220576A true JPH04220576A (ja) | 1992-08-11 |
Family
ID=18514211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404551A Withdrawn JPH04220576A (ja) | 1990-12-20 | 1990-12-20 | 集積回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04220576A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850165A (ja) * | 1994-08-04 | 1996-02-20 | Nec Corp | スキャンパス回路 |
| EP0698849A1 (en) | 1994-08-26 | 1996-02-28 | Nec Corporation | Semiconductor integrated circuit which can be tested by an LSI tester having a reduced number of pins |
| WO2007026508A1 (ja) * | 2005-08-30 | 2007-03-08 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、テストモード制御回路 |
| JP2023030929A (ja) * | 2021-08-24 | 2023-03-08 | 株式会社デンソーテン | プライマリチェックシステム |
-
1990
- 1990-12-20 JP JP2404551A patent/JPH04220576A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850165A (ja) * | 1994-08-04 | 1996-02-20 | Nec Corp | スキャンパス回路 |
| EP0698849A1 (en) | 1994-08-26 | 1996-02-28 | Nec Corporation | Semiconductor integrated circuit which can be tested by an LSI tester having a reduced number of pins |
| US5701306A (en) * | 1994-08-26 | 1997-12-23 | Nec Corporation | Semiconductor integrated circuit which can be tested by an LSI tester having a reduced number of pins |
| WO2007026508A1 (ja) * | 2005-08-30 | 2007-03-08 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、テストモード制御回路 |
| JP2007064762A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置、テストモード制御回路 |
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