JPH03188492A - 画像表示装置におけるデータの制御方式 - Google Patents
画像表示装置におけるデータの制御方式Info
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- JPH03188492A JPH03188492A JP1328657A JP32865789A JPH03188492A JP H03188492 A JPH03188492 A JP H03188492A JP 1328657 A JP1328657 A JP 1328657A JP 32865789 A JP32865789 A JP 32865789A JP H03188492 A JPH03188492 A JP H03188492A
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- Japan
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- screen
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- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
大形ＬＣＤパネルなどを用いた画像表示装置におけるデ
ータの制御方式に関し、 デュアルポートＤＲＡＭのような安価な単一のメモリを
用いることができ、装置の小型化と低コスト化を図るこ
とのできる画像表示装置におけるデータの制御方式を提
供することを目的とし、表示デバイスの表示画面を第一
画面と第二画面とに分割し、これら第−画面及び第二画
面を並行に駆動して前記表示画面の全体を表示する画像
表示装置において、前記第一画面のデータと前記第二画
面のデータとを、交互に且つ書き込みアドレスが連続す
るように画像メモリに書き込み、読み出しアドレスが連
続するように前記画像メモリからデータを順次読み出し
、読み出したデータを前記第一画面と第二画面とに交互
に振り分けることを特徴として構成される。
ータの制御方式に関し、 デュアルポートＤＲＡＭのような安価な単一のメモリを
用いることができ、装置の小型化と低コスト化を図るこ
とのできる画像表示装置におけるデータの制御方式を提
供することを目的とし、表示デバイスの表示画面を第一
画面と第二画面とに分割し、これら第−画面及び第二画
面を並行に駆動して前記表示画面の全体を表示する画像
表示装置において、前記第一画面のデータと前記第二画
面のデータとを、交互に且つ書き込みアドレスが連続す
るように画像メモリに書き込み、読み出しアドレスが連
続するように前記画像メモリからデータを順次読み出し
、読み出したデータを前記第一画面と第二画面とに交互
に振り分けることを特徴として構成される。
本発明は、大形ＬＣＤパネルなどを用いた画像表示装置
におけるデータの制御方式に関する。
におけるデータの制御方式に関する。
近年においては、画像表示装置の小型軽量化の要求にと
もない、従来のＣＲＴデイスプレィに代わってフラット
パネルが使用されはじめ、その中でもＬＣＤパネルを使
用した表示装置の普及がめざましい。
もない、従来のＣＲＴデイスプレィに代わってフラット
パネルが使用されはじめ、その中でもＬＣＤパネルを使
用した表示装置の普及がめざましい。
ＬＣＤパネルは、電気光学効果により光の透過量を変え
、そのコントラスト比で表示を行うが、ＬＣＤパネルに
は記憶機能がないため絶えずリフレッシュが必要であり
、表示容量が増えると１画素当たりの透過量変更時間が
短くなりコントラストが低下してしまう。そのため、大
形のＬＣＤパネルでは、コントラストを上げるために、
表示画面を下画面と下画面とに２分割し、これら下画面
及び下画面を並行に駆動して表示画面の全体を表示する
ことが行われている。
、そのコントラスト比で表示を行うが、ＬＣＤパネルに
は記憶機能がないため絶えずリフレッシュが必要であり
、表示容量が増えると１画素当たりの透過量変更時間が
短くなりコントラストが低下してしまう。そのため、大
形のＬＣＤパネルでは、コントラストを上げるために、
表示画面を下画面と下画面とに２分割し、これら下画面
及び下画面を並行に駆動して表示画面の全体を表示する
ことが行われている。
第５図は従来の画像表示装置ｆ５０のブロック図である
。
。
画像表示装置５０は、全体を制御するプロセッサ５１、
下画面メモリ５２、下画面メモリ５３、下画面メモリ５
２又は下画面メモリ５３に対して表示のためのデータの
読み出しアドレスを与える表示リフレッシュ制御部５４
、表示リフレッシュ制御部５４からのアドレスとプロセ
ッサ５１からのアドレスとを切り替えるアドレス切替え
部５５゜５６、下画面メモリ５２又は下画面メモリ５３
から読み出したデータをそれぞれ一時的に格納する下画
面レジスタ５７及び下画面レジスタ５８、表示タイミン
グ制御部５９、下画面２２と下画面２３とに２分割され
た表示画面２１を有したＬＣＤパネル２０などから構成
されている。
下画面メモリ５２、下画面メモリ５３、下画面メモリ５
２又は下画面メモリ５３に対して表示のためのデータの
読み出しアドレスを与える表示リフレッシュ制御部５４
、表示リフレッシュ制御部５４からのアドレスとプロセ
ッサ５１からのアドレスとを切り替えるアドレス切替え
部５５゜５６、下画面メモリ５２又は下画面メモリ５３
から読み出したデータをそれぞれ一時的に格納する下画
面レジスタ５７及び下画面レジスタ５８、表示タイミン
グ制御部５９、下画面２２と下画面２３とに２分割され
た表示画面２１を有したＬＣＤパネル２０などから構成
されている。
上述の画像表示装置５０では、下画面２２と下画面２３
とに対応して下画面メモリ５２と下画面メモリ５３とが
設けられており、プロセッサ５１からのアドレス指定に
よってこれら下画面メモリ５２又は下画面メモリ５３に
データが書き込まれ、それぞれに書き込まれたデータが
表示リフレッシュ制御部５４からのアドレス指定によっ
て読み出され、読み出されたデータが下画面レジスタ５
７及び下画面レジスタ５８に格納され、その後に下画面
Ｘドライバ２４及び下画面Ｘドライバ２５に転送されて
表示される。
とに対応して下画面メモリ５２と下画面メモリ５３とが
設けられており、プロセッサ５１からのアドレス指定に
よってこれら下画面メモリ５２又は下画面メモリ５３に
データが書き込まれ、それぞれに書き込まれたデータが
表示リフレッシュ制御部５４からのアドレス指定によっ
て読み出され、読み出されたデータが下画面レジスタ５
７及び下画面レジスタ５８に格納され、その後に下画面
Ｘドライバ２４及び下画面Ｘドライバ２５に転送されて
表示される。
き込みとを時分割により実行するために、高価な高速ス
タティックＲＡＭを用いなければならなかった。
タティックＲＡＭを用いなければならなかった。
本発明は、上述の問題に鑑み、デュアルポートＤＲＡＭ
のような安価な単一のメモリを用いることができ、装置
の小型化と低コスト化を図ることのできる画像表示装置
におけるデータの制御方式を提供することを目的として
いる。
のような安価な単一のメモリを用いることができ、装置
の小型化と低コスト化を図ることのできる画像表示装置
におけるデータの制御方式を提供することを目的として
いる。
上述の画像表示装置５０におけるデータの制御方式では
、下画面２２と下画面２３とに対応して２個のメモリブ
ロンクが必要であり、そのための周辺回路も含めて多く
の部品を必要とし、回路構成が複雑となっているととも
に、プリント基板上において広い面積を必要とし、装置
の小型化及び低コスト化のネックとなっていた。
、下画面２２と下画面２３とに対応して２個のメモリブ
ロンクが必要であり、そのための周辺回路も含めて多く
の部品を必要とし、回路構成が複雑となっているととも
に、プリント基板上において広い面積を必要とし、装置
の小型化及び低コスト化のネックとなっていた。
また、下画面メモリ５２及び下画面メモリ５３に対して
、表示のための読み出しを絶えず行っておく必要がある
ため、その読み出しとデータの書〔課題を解決するため
の手段〕 本発明は、上述の課題を解決するため、第１図に示すよ
うに、表示デバイス２０の表示画面２１を第一画面２２
と第二画面２３とに分割し、これら第一画面２２及び第
二画面２３を並行に駆動して前記表示画面２１の全体を
表示する画像表示装置１において、前記第一画面２２の
データＢＵと前記第二画面２３のデータＢＬとを、交互
に且つ書き込みアドレスが連続するように画像メモリ１
２に書き込み、読み出しアドレスが連続するように前記
画像メモリ１２からデータＢＵ、ＢＬを順次読み出し、
読み出したデータＢυ、ＢＬを前記第一画面２２と第二
画面２３とに交互に振り分けることを特徴として構成さ
れる。
、表示のための読み出しを絶えず行っておく必要がある
ため、その読み出しとデータの書〔課題を解決するため
の手段〕 本発明は、上述の課題を解決するため、第１図に示すよ
うに、表示デバイス２０の表示画面２１を第一画面２２
と第二画面２３とに分割し、これら第一画面２２及び第
二画面２３を並行に駆動して前記表示画面２１の全体を
表示する画像表示装置１において、前記第一画面２２の
データＢＵと前記第二画面２３のデータＢＬとを、交互
に且つ書き込みアドレスが連続するように画像メモリ１
２に書き込み、読み出しアドレスが連続するように前記
画像メモリ１２からデータＢＵ、ＢＬを順次読み出し、
読み出したデータＢυ、ＢＬを前記第一画面２２と第二
画面２３とに交互に振り分けることを特徴として構成さ
れる。
第一画面２２のデータＢＵと第二画面２３のデータＢＬ
とは、単一の画像メモリ１２に、これらのデータＢＵ、
ＢＬが交互に且つ書き込みアドレスが連続するように書
き込まれる。
とは、単一の画像メモリ１２に、これらのデータＢＵ、
ＢＬが交互に且つ書き込みアドレスが連続するように書
き込まれる。
このときに、画像メモリ１２への書き込みアドレスに基
づいて、当該データが第一画面２２のデータＢＵである
か又は第二画面２３のデータＢＬであるかが判定され、
この判定結果に基づいて、書き込みアドレスに対するア
ドレス変換が行われる。
づいて、当該データが第一画面２２のデータＢＵである
か又は第二画面２３のデータＢＬであるかが判定され、
この判定結果に基づいて、書き込みアドレスに対するア
ドレス変換が行われる。
画像メモリ１２からのデータＢＵ、ＢＬの読み出しに際
しては、読み出しアドレスが連続するように読み出され
、読み出されたデータＢＵ、 ＢＬは、第一画面２２
と第二画面２３とに交互に振り分けられる。
しては、読み出しアドレスが連続するように読み出され
、読み出されたデータＢＵ、 ＢＬは、第一画面２２
と第二画面２３とに交互に振り分けられる。
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は本発明に係る画像表示装置ｌのブロック図であ
る。
る。
画像表示装置１は、全体を制御するプロセッサ１１、画
像メモリ１２、画面判定部１３、アドレス変換部１４、
画像メモリ１２に対して表示のためのデータの読み出し
アドレスを与える表示リフレッシュ制御部１５、表示リ
フレッシュ制御部１５からのアドレスとアドレス変換部
Ｉ４からのアドレスとを切り替えるアドレス切替え部１
６、画像メモリ１２から読み出したデータをそれぞれ一
時的に格納する上画面レジスタ１７ａ、１７ｂ及び上画
面レジスタ１８、表示タイミング制御部１９、及び、Ｌ
ＣＤパネル２０などから構成されている。
像メモリ１２、画面判定部１３、アドレス変換部１４、
画像メモリ１２に対して表示のためのデータの読み出し
アドレスを与える表示リフレッシュ制御部１５、表示リ
フレッシュ制御部１５からのアドレスとアドレス変換部
Ｉ４からのアドレスとを切り替えるアドレス切替え部１
６、画像メモリ１２から読み出したデータをそれぞれ一
時的に格納する上画面レジスタ１７ａ、１７ｂ及び上画
面レジスタ１８、表示タイミング制御部１９、及び、Ｌ
ＣＤパネル２０などから構成されている。
ＬＣＤパネル２０は、上画面２２と上画面２３とに２分
割された表示画面２１、上画面２２又は上画面２３のＸ
方向（水平方向）のデータ電極を個々に駆動するための
上画面Ｘドライバ２４及び上画面Ｘドライバ２５、上画
面２２と上画面２３のＹ方向（垂直方向）の走査電極の
うち同順位の電極をそれぞれ１本ずつ同時に走査しなが
ら駆動を行うＹドライバ２６からなっている。
割された表示画面２１、上画面２２又は上画面２３のＸ
方向（水平方向）のデータ電極を個々に駆動するための
上画面Ｘドライバ２４及び上画面Ｘドライバ２５、上画
面２２と上画面２３のＹ方向（垂直方向）の走査電極の
うち同順位の電極をそれぞれ１本ずつ同時に走査しなが
ら駆動を行うＹドライバ２６からなっている。
画像メモリ１２は、ランダムアクセスが可能なりＲＡＭ
１２ａと、シリアルアクセス用のシリアルメモリ１２ｂ
とを有した、いわゆるデュアルポートメモリである。Ｄ
ＲＡＭ１２ａは、上画面２２及び上画面２３の両方の表
示画面２１に対応した広さの容量を有しており、アドレ
ス変換部１４からのアドレス指定によってデータバスＤ
ＢからのデータＢＵ、ＢＬが書き込まれる。シリアルメ
モリ１２ｂは、ＤＲＡＭ１２ａに書き込まれたデータを
、一定の長さの連続するデータ列として読み出し、シリ
アルに出力する。
１２ａと、シリアルアクセス用のシリアルメモリ１２ｂ
とを有した、いわゆるデュアルポートメモリである。Ｄ
ＲＡＭ１２ａは、上画面２２及び上画面２３の両方の表
示画面２１に対応した広さの容量を有しており、アドレ
ス変換部１４からのアドレス指定によってデータバスＤ
ＢからのデータＢＵ、ＢＬが書き込まれる。シリアルメ
モリ１２ｂは、ＤＲＡＭ１２ａに書き込まれたデータを
、一定の長さの連続するデータ列として読み出し、シリ
アルに出力する。
画面判定部１３は、データを画像メモリ１２へ書き込む
ためにプロセッサ１１からアドレスバスＡＢに出力され
るアドレスＡｎによって、そのデータが上画面２２のデ
ータＢＵか又は上画面２３のデータＢＬかの判定を行う
、この判定は、例えば、アドレスＡｎが一定の値よりも
小さいか又は大きいかを判定することによって行われる
。
ためにプロセッサ１１からアドレスバスＡＢに出力され
るアドレスＡｎによって、そのデータが上画面２２のデ
ータＢＵか又は上画面２３のデータＢＬかの判定を行う
、この判定は、例えば、アドレスＡｎが一定の値よりも
小さいか又は大きいかを判定することによって行われる
。
アドレス変換部１４は、画面判定部１３による判定結果
に基づいて、上画面２２のデータＢＵと上画面２３のデ
ータＢＬとを、交互に、且つ連続した書き込みアドレス
Ａｂで画像メモリ１２に書き込まれるように、プロセッ
サ１１からのアドレスＡｎに対してアドレス変換を行う
。
に基づいて、上画面２２のデータＢＵと上画面２３のデ
ータＢＬとを、交互に、且つ連続した書き込みアドレス
Ａｂで画像メモリ１２に書き込まれるように、プロセッ
サ１１からのアドレスＡｎに対してアドレス変換を行う
。
表示リフレッシュ制御部１５は、表示画面２１に表示す
るデータを絶えずリフレッシュするため、画像メモリ１
２からデータＢＵ、ＢＬを読み出すためのアドレスを発
生する。
るデータを絶えずリフレッシュするため、画像メモリ１
２からデータＢＵ、ＢＬを読み出すためのアドレスを発
生する。
上画面レジスタ１７ａ及び上画面レジスタ１８は、画像
メモリ１２から読み出されたデータＢＵ。
メモリ１２から読み出されたデータＢＵ。
ＢＬを、表示タイミング制御部１９からのラッチ信号Ｓ
１によって交互にラッチする。
１によって交互にラッチする。
上画面レジスタ１７ａにラッチされたデータＢＵは、上
画面レジスタ１８によるラフチタイミングでもう一方の
下画面レジスタ１７ｂに転送されてラッチされる。下画
面レジスタ１７ｂ及び下画面レジスタ１８のデータＢＵ
、ＢＬは、同時に、それぞれ、下画面Ｘドライバ２４又
は下画面Ｘドライバ２５に出力される。
画面レジスタ１８によるラフチタイミングでもう一方の
下画面レジスタ１７ｂに転送されてラッチされる。下画
面レジスタ１７ｂ及び下画面レジスタ１８のデータＢＵ
、ＢＬは、同時に、それぞれ、下画面Ｘドライバ２４又
は下画面Ｘドライバ２５に出力される。
次に、上述の画像表示装置１の動作について説明する。
第２図は表示画面２１の画素構成を示す図である。
表示画面２１の下画面２２に示されたデータＤＵ３〜０
、及び下画面２３に示されたデータＤＬ３〜０は、それ
ぞれ、画素のデータを示している。
、及び下画面２３に示されたデータＤＬ３〜０は、それ
ぞれ、画素のデータを示している。
これら４個の画素を１ブロツクとして、１ブロツク分の
データＤＵ３〜０．ＤＬ３〜０が、それぞれデータＢＵ
、ＢＬとしてまとめられ、−時に画像メモリ１２に書き
込まれる。
データＤＵ３〜０．ＤＬ３〜０が、それぞれデータＢＵ
、ＢＬとしてまとめられ、−時に画像メモリ１２に書き
込まれる。
第３図は画像メモリ１２に書き込まれるデータの順序を
示す図である。
示す図である。
アドレス変換部１４は、表示画面２１上の画素の位置に
対応してプロセッサ１１により指定されるアドレスＡｎ
を、画像メモリ１２上のアドレスＡｂに変換し、その結
果、画像メモリ１２には、下画面２２の第１ブロツクの
データＤＵ３〜０である上第１ブロツクＢＵＩ、下画面
２３の第１ブロツクのデータＤＬ３〜０である上第１ブ
ロックＢＬ１、下画面２２の第２ブロツクのデータＤＵ
３〜Ｏである上第１ブロツクＢＵ２、・・・というよう
に、下画面２２と下画面２３の１ブロツク毎のデータＢ
Ｕ、ＢＬが、交互に、且つ連続して書き込まれる。
対応してプロセッサ１１により指定されるアドレスＡｎ
を、画像メモリ１２上のアドレスＡｂに変換し、その結
果、画像メモリ１２には、下画面２２の第１ブロツクの
データＤＵ３〜０である上第１ブロツクＢＵＩ、下画面
２３の第１ブロツクのデータＤＬ３〜０である上第１ブ
ロックＢＬ１、下画面２２の第２ブロツクのデータＤＵ
３〜Ｏである上第１ブロツクＢＵ２、・・・というよう
に、下画面２２と下画面２３の１ブロツク毎のデータＢ
Ｕ、ＢＬが、交互に、且つ連続して書き込まれる。
第４図は画像メモリ１２からのデータＢＵ、ＢＬの読み
出しのタイミングを示すタイミング図である。
出しのタイミングを示すタイミング図である。
垂直同期信号ＦＭＲは、表示画面２１に１フレームの画
面を表示するタイミング信号であり、この信号の１周期
の間に下画面２２と下画面２３との全データが順次並行
して表示され、垂直同期信号ＦＭＲが繰り返されること
によって、表示画面２１による表示が維持される。
面を表示するタイミング信号であり、この信号の１周期
の間に下画面２２と下画面２３との全データが順次並行
して表示され、垂直同期信号ＦＭＲが繰り返されること
によって、表示画面２１による表示が維持される。
水平同期信号ＬＯＡＤは、ｌフレームの画面の中の１ラ
インの表示タイミングを示す信号である。
インの表示タイミングを示す信号である。
データ転送信号ＣＰＸは、画像メモリ１２から下画面レ
ジスタ１７ａ、１７ｂ及び下画面レジスタ１８へ、さら
にＬＣＤパネル２０へのデータ転送のためのクロックで
ある。このデータ転送信号ＣＰＸによって、各ステージ
におけるデータのサンプリングが行われる。
ジスタ１７ａ、１７ｂ及び下画面レジスタ１８へ、さら
にＬＣＤパネル２０へのデータ転送のためのクロックで
ある。このデータ転送信号ＣＰＸによって、各ステージ
におけるデータのサンプリングが行われる。
シリアルメモリ転送タイミング信号が出力された後に、
画像メモリ１２のシリアルメモリ１２ｂから、ＢＵＩ、
ＢＬＩ、ＢＵ２．ＢＬ２・・・の順に、データが出力さ
れる。これらのデータは、データ転送信号ＣＰＸの立ち
下がりによって下画面レジスタ１７ａにラッチされ、立
ち上がりによって下画面レジスタ１８にラッチされる。
画像メモリ１２のシリアルメモリ１２ｂから、ＢＵＩ、
ＢＬＩ、ＢＵ２．ＢＬ２・・・の順に、データが出力さ
れる。これらのデータは、データ転送信号ＣＰＸの立ち
下がりによって下画面レジスタ１７ａにラッチされ、立
ち上がりによって下画面レジスタ１８にラッチされる。
したがって、下画面レジスタ１７ａには、下画面２２の
データＢＵＩ、ＢＵ２・・・が、下画面レジスタ１８に
は、下画面２３のデータＢＬＩ、ＢＬ２・・・が、それ
ぞれ順次格納される。
データＢＵＩ、ＢＵ２・・・が、下画面レジスタ１８に
は、下画面２３のデータＢＬＩ、ＢＬ２・・・が、それ
ぞれ順次格納される。
下画面レジスタ１７ａに格納されたデータＢＵ１、ＢＵ
２・・・は、データ転送信号ＣＰＸの次の立ち上がりで
下画面レジスタ１７ｂにラッチされ、これによって、下
画面２２と下画面２３のデータＢＵ、ＢＬのタイミング
が揃い、これらが互いに同時に下画面Ｘドライバ２４又
は下画面Ｘドライバ２５に転送される。
２・・・は、データ転送信号ＣＰＸの次の立ち上がりで
下画面レジスタ１７ｂにラッチされ、これによって、下
画面２２と下画面２３のデータＢＵ、ＢＬのタイミング
が揃い、これらが互いに同時に下画面Ｘドライバ２４又
は下画面Ｘドライバ２５に転送される。
上述の垂直同期信号ＦＭＲ１水平同期信号ＬＯＡＤ、デ
ータ転送信号ｃｐｘ、及びシリアルメモリ転送タイミン
グ信号などは、表示タイミング制御部１９によって作成
されて必要なデバイスに与えられる。
ータ転送信号ｃｐｘ、及びシリアルメモリ転送タイミン
グ信号などは、表示タイミング制御部１９によって作成
されて必要なデバイスに与えられる。
上述の実施例によると、下画面２２及び下画面２３から
なる表示画面２１の全体に対して、表示すべきデータＢ
Ｕ、ＢＬを単一の画像メモリ１２に展開することができ
るので、画像メモリ１２として大容量の１個のデュアル
ポートＤＲＡＭを使用することができ、そのための周辺
回路も含めて部品点数が減少するため、装置の小型化及
び低コスト化を図ることができる。
なる表示画面２１の全体に対して、表示すべきデータＢ
Ｕ、ＢＬを単一の画像メモリ１２に展開することができ
るので、画像メモリ１２として大容量の１個のデュアル
ポートＤＲＡＭを使用することができ、そのための周辺
回路も含めて部品点数が減少するため、装置の小型化及
び低コスト化を図ることができる。
上述の実施例においては、４画素分のデータＤＵ３〜Ｏ
，ＤＬ３〜０を１ブロツクのデータＢＵ。
，ＤＬ３〜０を１ブロツクのデータＢＵ。
ＢＬとして扱ったが、これ以外の画素数のデータを１ブ
ロツクとして扱ってもよい０表示画面２１が分割されて
いない場合、例えばＣＲＴデイスプレィなどを用いる場
合には、アドレス変換部１４によるアドレス変換を実行
しないようにすればよい、また、画像表示装置１及びそ
の各部の構成は、上述した以外の種々の構成とすること
ができる。
ロツクとして扱ってもよい０表示画面２１が分割されて
いない場合、例えばＣＲＴデイスプレィなどを用いる場
合には、アドレス変換部１４によるアドレス変換を実行
しないようにすればよい、また、画像表示装置１及びそ
の各部の構成は、上述した以外の種々の構成とすること
ができる。
本発明は、例えば上画面と下画面とに分割して表示画面
の全体を表示するように構成された大形ＬＣＤパネルな
どからなる画像表示装置において、デュアルポートＤＲ
ＡＭのような安価な単一のメモリを用いることができ、
装置の小型化と低コスト化を図ることができる。
の全体を表示するように構成された大形ＬＣＤパネルな
どからなる画像表示装置において、デュアルポートＤＲ
ＡＭのような安価な単一のメモリを用いることができ、
装置の小型化と低コスト化を図ることができる。
第３図は画像メモリに書き込まれるデータの順序を示す
図、 第４図は画像メモリからのデータの読み出しのタイミン
グを示すタイミング図、 第５図は従来の画像表示装置のブロック図である。
図、 第４図は画像メモリからのデータの読み出しのタイミン
グを示すタイミング図、 第５図は従来の画像表示装置のブロック図である。
図において、
ｌは画像表示装置、
１２は画像メモリ、
２０はＬＣＤパネル（表示デバイス）、２１は表示画面
、 ２２は上画面（第一画面）、 ２３は下画面（第二画面）、 ＢＵ、ＢＬはデータである。
、 ２２は上画面（第一画面）、 ２３は下画面（第二画面）、 ＢＵ、ＢＬはデータである。
第１図は本発明に係る画像表示装置のブロック図、
Claims (1)
- 【特許請求の範囲】 （１）表示デバイス（２０）の表示画面（２１）を第一
画面（２２）と第二画面（２３）とに分割し、これら第
一画面（２２）及び第二画面（２３）を並行に駆動して
前記表示画面 （２１）の全体を表示する画像表示装置（ １）において、 前記第一画面（２２）のデータ（ＢＵ）と 前記第二画面（２３）のデータ（ＢＬ）とを、交互に且
つ書き込みアドレスが連続するように画像メモリ（１２
）に書き込み、 読み出しアドレスが連続するように前記画 像メモリ（１２）からデータ（ＢＵ）（Ｂ Ｌ）を順次読み出し、読み出したデータ（ＢＵ）（ＢＬ
）を前記第一画面（２２）と第二画面（２３）とに交互
に振り分ける ことを特徴とする画像表示装置におけるデ ータの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328657A JPH03188492A (ja) | 1989-12-18 | 1989-12-18 | 画像表示装置におけるデータの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328657A JPH03188492A (ja) | 1989-12-18 | 1989-12-18 | 画像表示装置におけるデータの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188492A true JPH03188492A (ja) | 1991-08-16 |
Family
ID=18212709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328657A Pending JPH03188492A (ja) | 1989-12-18 | 1989-12-18 | 画像表示装置におけるデータの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188492A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053888B2 (en) | 2001-01-26 | 2006-05-30 | Canon Kabushiki Kaisha | Image display apparatus |
-
1989
- 1989-12-18 JP JP1328657A patent/JPH03188492A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053888B2 (en) | 2001-01-26 | 2006-05-30 | Canon Kabushiki Kaisha | Image display apparatus |
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