JPH03188522A - シリアル演算回路 - Google Patents
シリアル演算回路Info
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- JPH03188522A JPH03188522A JP32933289A JP32933289A JPH03188522A JP H03188522 A JPH03188522 A JP H03188522A JP 32933289 A JP32933289 A JP 32933289A JP 32933289 A JP32933289 A JP 32933289A JP H03188522 A JPH03188522 A JP H03188522A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｋ（ｋ≧３）個のシリアルデータの加算合
計値を演算結果としてシリアルに出力するシリアル演算
回路に関するものである。
計値を演算結果としてシリアルに出力するシリアル演算
回路に関するものである。
第２図は従来のシリアル演算回路を示す回路構成図であ
る。
る。
同図において、１は８個のシリアルデータ入力ＤＯ〜Ｄ
７を有する入力部である。入力部１のシリアルデータ入
力（ＤＯ，ＤＩ）、（Ｄ２．Ｄ３）、（Ｄ４．Ｄ５）及
び（Ｄ６．Ｄ７）をそれぞれ加数入力として初段の全加
算器ＦＡＩＩ、ＦＡＩ２、ＦＡ１３及びＦＡ１４が接続
されている。そして、全加算器ＦＡＩＩ、ＦＡＩ２及び
全加算器ＦＡ１３．ＦＡ１４の加算出力をそれぞれ加数
入力として第２段の全加算器ＦＡ２１及びＦＡ２２が接
続されている。この全加算器ＦＡ２１及びＦＡ２の加算
出力を加数入力として第３段（最終段）の全加算器ＦＡ
３１が接続されている。この全加算器ＦＡ３１の加算出
力が出力端子３より演算結果Ｄｏｕｔとしてシリアルに
出力される。
７を有する入力部である。入力部１のシリアルデータ入
力（ＤＯ，ＤＩ）、（Ｄ２．Ｄ３）、（Ｄ４．Ｄ５）及
び（Ｄ６．Ｄ７）をそれぞれ加数入力として初段の全加
算器ＦＡＩＩ、ＦＡＩ２、ＦＡ１３及びＦＡ１４が接続
されている。そして、全加算器ＦＡＩＩ、ＦＡＩ２及び
全加算器ＦＡ１３．ＦＡ１４の加算出力をそれぞれ加数
入力として第２段の全加算器ＦＡ２１及びＦＡ２２が接
続されている。この全加算器ＦＡ２１及びＦＡ２の加算
出力を加数入力として第３段（最終段）の全加算器ＦＡ
３１が接続されている。この全加算器ＦＡ３１の加算出
力が出力端子３より演算結果Ｄｏｕｔとしてシリアルに
出力される。
上記全加算器ＦＡＩＩ〜１４．ＦＡ２１．ＦＡ２２及び
ＦＡ３１ （以下、総称する場合、単に［全加算器ＦＡ
Ｊという。）には、それぞれキャリー保持用レジスタＲ
１１〜１４．Ｒ２１，Ｒ２２及びＲ３１（以下、総称す
る場合、単に「キャリー保持用レジスタＲ」という。）
が接続されている。キャリー保持用レジスタＲは、対応
の全加算器ＦＡのキャリー出力を格納し、該キャリー出
力を１ビットタイム遅らせて同じ全加算器ＦＡのキャリ
ー入力として出力する。そして、１つのキャリー保持用
レジスタＲと、対応する１つの全加算器ＦＡとにより１
つの直列加算器を構成している。
ＦＡ３１ （以下、総称する場合、単に［全加算器ＦＡ
Ｊという。）には、それぞれキャリー保持用レジスタＲ
１１〜１４．Ｒ２１，Ｒ２２及びＲ３１（以下、総称す
る場合、単に「キャリー保持用レジスタＲ」という。）
が接続されている。キャリー保持用レジスタＲは、対応
の全加算器ＦＡのキャリー出力を格納し、該キャリー出
力を１ビットタイム遅らせて同じ全加算器ＦＡのキャリ
ー入力として出力する。そして、１つのキャリー保持用
レジスタＲと、対応する１つの全加算器ＦＡとにより１
つの直列加算器を構成している。
このように、シリアル演算回路は、８個のシリアルデー
タ入力ＤＯ〜Ｄ７に対し、直列加算器を２入力に１つの
割合で直列に接続して計算部１０を構成し、最終段の直
列加算器（ＦＡ３１．Ｒ３１）の加算出力を演算結果Ｄ
ｏｕｔとして、シリアルに出力する。
タ入力ＤＯ〜Ｄ７に対し、直列加算器を２入力に１つの
割合で直列に接続して計算部１０を構成し、最終段の直
列加算器（ＦＡ３１．Ｒ３１）の加算出力を演算結果Ｄ
ｏｕｔとして、シリアルに出力する。
上記構成のシリアル演算回路は、直列加算器の３段構成
であるため、入力部１のシリアルデータ入力ＤＯ〜Ｄ７
にそれぞれビットデータの最上位ビットが取り込まれた
時刻から、３ビットタイム遅れて最終演算結果が出力端
子３より出力される。
であるため、入力部１のシリアルデータ入力ＤＯ〜Ｄ７
にそれぞれビットデータの最上位ビットが取り込まれた
時刻から、３ビットタイム遅れて最終演算結果が出力端
子３より出力される。
したがって、前回のシリアルデータＳＤＯの最上−位ビ
ットが入力部１に取り込まれた時刻から、３ビットタイ
ム以内の遅れで次のシリアルデータＳＤＩの最下位ビッ
トが入力部１に取り込まれると、シリアルデータＳＤ１
の最下位ビットの影響がシリアルデータＳＤＯの演算結
果Ｄｏｌｌに現れてしまう問題点があった。
ットが入力部１に取り込まれた時刻から、３ビットタイ
ム以内の遅れで次のシリアルデータＳＤＩの最下位ビッ
トが入力部１に取り込まれると、シリアルデータＳＤ１
の最下位ビットの影響がシリアルデータＳＤＯの演算結
果Ｄｏｌｌに現れてしまう問題点があった。
この問題点を解消するためのシリアル演算回路を第３図
に示す。同図に示すように、計算部１０とは別に、入力
部１（便宜上、ｌａ、ｌｂと分けて図示している。）の
８個のシリアルデータ入力ＤＯ〜Ｄ７に対し、全加算器
ＦＡＩＬ’〜１４′ＦＡ２１’ 、ＦＡ２２’及びＦＡ
３１’並びにキャリー保持用レジスタＲ１１′〜１４′
Ｒ２１’ 、Ｒ２２’及びＲ３１′からなる、計算部１
０と全く同一構成の計算部１０′を入力部１に接続して
いる。
に示す。同図に示すように、計算部１０とは別に、入力
部１（便宜上、ｌａ、ｌｂと分けて図示している。）の
８個のシリアルデータ入力ＤＯ〜Ｄ７に対し、全加算器
ＦＡＩＬ’〜１４′ＦＡ２１’ 、ＦＡ２２’及びＦＡ
３１’並びにキャリー保持用レジスタＲ１１′〜１４′
Ｒ２１’ 、Ｒ２２’及びＲ３１′からなる、計算部１
０と全く同一構成の計算部１０′を入力部１に接続して
いる。
そして、計算部１０．１０’の加算結果がセレクタ２の
八入力、Ｂ入力にそれぞれ取り込まれる。
八入力、Ｂ入力にそれぞれ取り込まれる。
セレクタ２はＡモード時に計算部１０の加算結果（Ａ入
力）を、Ｂモード時に計算部１０′の加算結果（Ｂ入力
）を、演算結果Ｄｏｕｔとして選択的に出力端子３に出
力する。
力）を、Ｂモード時に計算部１０′の加算結果（Ｂ入力
）を、演算結果Ｄｏｕｔとして選択的に出力端子３に出
力する。
このように構成すると、前回のシリアルデータＳＤＯの
最上位ビットが入力部１に取り込まれた時刻ｔｏから、
３ビットタイム以内の遅れで次のシリアルデータＳＤ１
の最下位ビットが入力部１に取り込まれても、例えば、
セレクタ２をＡモードに設定した状態で、時刻ｔｏまで
は入力部１を計算部１０に接続し、時刻ｔｏ後は入力部
１を計算部１０′に接続するとともに、所望の演算結果
Ｄｏｕｔを得る時刻までセレクタ２をＡモードに設定し
続ける゛ことにより、シリアルデータＳＤＩの最下位ビ
ットの影響がシリアルデータＳＤＯの演算結果Ｄ ｏｕ
ｔに現れることなく、正確な演算結果Ｄｏｕｔとして出
力することができる。
最上位ビットが入力部１に取り込まれた時刻ｔｏから、
３ビットタイム以内の遅れで次のシリアルデータＳＤ１
の最下位ビットが入力部１に取り込まれても、例えば、
セレクタ２をＡモードに設定した状態で、時刻ｔｏまで
は入力部１を計算部１０に接続し、時刻ｔｏ後は入力部
１を計算部１０′に接続するとともに、所望の演算結果
Ｄｏｕｔを得る時刻までセレクタ２をＡモードに設定し
続ける゛ことにより、シリアルデータＳＤＩの最下位ビ
ットの影響がシリアルデータＳＤＯの演算結果Ｄ ｏｕ
ｔに現れることなく、正確な演算結果Ｄｏｕｔとして出
力することができる。
従来のシリアル演算回路は以上のように構成されており
、２ 個のｍビットシリアルデータの加算結果を演算結
果Ｄ ｏｕｔとして最終的に得るには、（ｍ＋ｎ）ビッ
トタイム要する。
、２ 個のｍビットシリアルデータの加算結果を演算結
果Ｄ ｏｕｔとして最終的に得るには、（ｍ＋ｎ）ビッ
トタイム要する。
−したがって、入力部１に順次取り込まれる相前後する
ｍビットシリアルデータの時間間隔がｎビットタイム以
内の場合、第３図で示したシリアル演算回路のように、
通常（第２図）の倍の全加算器を設ける等、回路規模が
大きくなってしまう問題点があった。
ｍビットシリアルデータの時間間隔がｎビットタイム以
内の場合、第３図で示したシリアル演算回路のように、
通常（第２図）の倍の全加算器を設ける等、回路規模が
大きくなってしまう問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、回路規模を大きくすることなく、相前後する
シリアルデータの入力時間間隔が短くとも、後のシリア
ルデータの影響を受けることなく、前のシリアルデータ
の演算結果を出力することができるシリアル演算回路を
得ることを目的とする。
たもので、回路規模を大きくすることなく、相前後する
シリアルデータの入力時間間隔が短くとも、後のシリア
ルデータの影響を受けることなく、前のシリアルデータ
の演算結果を出力することができるシリアル演算回路を
得ることを目的とする。
この発明にかかるシリアル演算回路は、ｋ（ｋ≧３）個
のシリアルデータの加算合計値を演算結果としてシリア
ルに出力する回路であって、ｋ個の１ビット入力端子を
有する入力部と、前記入力部に対し、直列加算器を２入
力に１つの割合で直列に接続して、最終段の直列加算器
より加算結果をシリアルに出力する第１の計算部と、前
記第１の計算部における、前記入力部に接続された初段
の直列加算器のキャリー保持用レジスタに対し、直列加
算器を２入力に１つの割合で直列に接続して、最終段の
直列加算器より加算結果をシリアルに出力する第２の計
算部と、前記第２の計算部の直列加算器のキャリー保持
用レジスタに、当該直列加算器のキャリー出力及び対応
段の対応する前記第１の計算部の直列加算器のキャリー
出力のうち、一方のキャリー出力を選択的に与える第１
の選択手段と、前記第１の計算部の加算結果及び前記第
２の計算部の加算結果のうち、一方の加算結果を前記演
算結果として選択的に出力する第２の選択手段とを備え
ている。
のシリアルデータの加算合計値を演算結果としてシリア
ルに出力する回路であって、ｋ個の１ビット入力端子を
有する入力部と、前記入力部に対し、直列加算器を２入
力に１つの割合で直列に接続して、最終段の直列加算器
より加算結果をシリアルに出力する第１の計算部と、前
記第１の計算部における、前記入力部に接続された初段
の直列加算器のキャリー保持用レジスタに対し、直列加
算器を２入力に１つの割合で直列に接続して、最終段の
直列加算器より加算結果をシリアルに出力する第２の計
算部と、前記第２の計算部の直列加算器のキャリー保持
用レジスタに、当該直列加算器のキャリー出力及び対応
段の対応する前記第１の計算部の直列加算器のキャリー
出力のうち、一方のキャリー出力を選択的に与える第１
の選択手段と、前記第１の計算部の加算結果及び前記第
２の計算部の加算結果のうち、一方の加算結果を前記演
算結果として選択的に出力する第２の選択手段とを備え
ている。
この発明おいては、以下に示す処理が可能となる。入力
部に与えられるシリアルデータの最上位ビットの入力時
刻まで、第１の選択手段により、第２の計算部の直列加
算器のキャリー保持用レジスタに、対応段の対応する第
１の計算部の直列加算−器のキャリー出力を与え、第２
の選択手段により、第１の計算部の加算結果を演算結果
として出力する。そして、シリアルデータの最上位ビッ
トの入力時刻を過ぎると、第１の選択手段により、第２
の直列加算器のキャリーレジスタに当該直列加算器のキ
ャリー出力を与え、・第２の選択手段により、ｊｆ１２
の計算部の加算結果を演算結果として出力することによ
り、第１の計算部の初段の直列加算器のキャリー保持用
レジスタの出力に対する加算処理を行う。
部に与えられるシリアルデータの最上位ビットの入力時
刻まで、第１の選択手段により、第２の計算部の直列加
算器のキャリー保持用レジスタに、対応段の対応する第
１の計算部の直列加算−器のキャリー出力を与え、第２
の選択手段により、第１の計算部の加算結果を演算結果
として出力する。そして、シリアルデータの最上位ビッ
トの入力時刻を過ぎると、第１の選択手段により、第２
の直列加算器のキャリーレジスタに当該直列加算器のキ
ャリー出力を与え、・第２の選択手段により、ｊｆ１２
の計算部の加算結果を演算結果として出力することによ
り、第１の計算部の初段の直列加算器のキャリー保持用
レジスタの出力に対する加算処理を行う。
第１図はこの発明の一実施例であるシリアル演算回路を
示す回路構成図である。
示す回路構成図である。
同図において、１は８個のシリアルデータ入力ＤＯ〜Ｄ
７を有する入力部である。入力部１のシリアルデータ入
力（ＤＯ，Ｄｉ）、（Ｄ２．Ｄ３）（Ｄ４．Ｄ５）及び
（Ｄ６．Ｄ７）をそれぞれ加数入力として初段の全加算
器ＦＡＩＬ、ＦＡＩ２、ＦＡ１３及びＦＡ１４が接続さ
れている。そして、全加算器ＦＡＩＩ、ＦＡＩ２及び全
加算器ＦＡ１３．ＦＡ１４の加算出力をそれぞれ加数入
力として第２段の全加算器ＦＡ２１及びＦＡ２２が接続
されている。この全加算器ＦＡ２１及びＦＡ２の加算出
力を加数入力として第３段（最終段）の全加算器ＦＡ３
１が接続されている。この全加算器ＦＡ３１の加算出力
がセレクタ２０の八入力に接続される。
７を有する入力部である。入力部１のシリアルデータ入
力（ＤＯ，Ｄｉ）、（Ｄ２．Ｄ３）（Ｄ４．Ｄ５）及び
（Ｄ６．Ｄ７）をそれぞれ加数入力として初段の全加算
器ＦＡＩＬ、ＦＡＩ２、ＦＡ１３及びＦＡ１４が接続さ
れている。そして、全加算器ＦＡＩＩ、ＦＡＩ２及び全
加算器ＦＡ１３．ＦＡ１４の加算出力をそれぞれ加数入
力として第２段の全加算器ＦＡ２１及びＦＡ２２が接続
されている。この全加算器ＦＡ２１及びＦＡ２の加算出
力を加数入力として第３段（最終段）の全加算器ＦＡ３
１が接続されている。この全加算器ＦＡ３１の加算出力
がセレクタ２０の八入力に接続される。
上記全加算器ＦＡ１１〜１４．ＦＡ２１．ＦＡ２２及び
ＦＡ３１には、それぞれキャリー保持用レジスタＲ１１
〜１４．Ｒ２１，Ｒ２２及びＲ３１が接続されている。
ＦＡ３１には、それぞれキャリー保持用レジスタＲ１１
〜１４．Ｒ２１，Ｒ２２及びＲ３１が接続されている。
キャリー保持用レジスタＲは、対応の全加算器ＦＡのキ
ャリー出力を格納し、該キャリー出力を１ビットタイム
遅らせて同じ全加算器ＦＡのキャリー入力として出力す
る。そして、１つのキャリー保持用レジスタＲと、対応
する１つの全加算器ＦＡとにより１つの直列加算器を構
成している。
ャリー出力を格納し、該キャリー出力を１ビットタイム
遅らせて同じ全加算器ＦＡのキャリー入力として出力す
る。そして、１つのキャリー保持用レジスタＲと、対応
する１つの全加算器ＦＡとにより１つの直列加算器を構
成している。
また、初段の全加算器ＦＡＩＩ〜１４には、さらにキャ
リー保持用補助レジスタ５ＲＩＩ〜５Ｒ１４が接続され
ている。キャリー保持用補助しジスータＳＲ１１〜５Ｒ
１４は、対応の全加算器ＦＡ１１〜ＦＡ１４のキャリー
出力を格納し、格納したキャリー出力を１ビットタイム
遅らせて、５Ｒ１１及び５Ｒ１２に格納したキャリー出
力は補助全加算器５ＦＡ２１の加数入力とし、５Ｒ１３
及び５Ｒ１４に格納したキャリー出力は補助全加算器５
ＦＡ２２の加数入力としている。
リー保持用補助レジスタ５ＲＩＩ〜５Ｒ１４が接続され
ている。キャリー保持用補助しジスータＳＲ１１〜５Ｒ
１４は、対応の全加算器ＦＡ１１〜ＦＡ１４のキャリー
出力を格納し、格納したキャリー出力を１ビットタイム
遅らせて、５Ｒ１１及び５Ｒ１２に格納したキャリー出
力は補助全加算器５ＦＡ２１の加数入力とし、５Ｒ１３
及び５Ｒ１４に格納したキャリー出力は補助全加算器５
ＦＡ２２の加数入力としている。
補助全加算器５ＦＡ２１及び５ＦＡ２２の加算出力は、
補助全加算器５ＦＡ３１の加数入力となる。そして、補
助全加算器５ＦＡ３１の加算出力がセレクタ２０のＢ入
力に接続される。
補助全加算器５ＦＡ３１の加数入力となる。そして、補
助全加算器５ＦＡ３１の加算出力がセレクタ２０のＢ入
力に接続される。
また、補助全加算器５ＦＡ２１，５ＦＡ２２及び５ＦＡ
３１のキャリー出力はセレクタ２１．２２及び３１のＢ
入力に与えられる。これらのセレクタ２１．２２及び３
１のＡ入力には、全加算器ＦＡ２１．ＦＡ２２及びＦＡ
３１のキャリー出力が与えられる。セレクタ２１．２２
及び３１は、Ａ入力及びＢ入力より得られたキャリー出
力のうち一方を、選択的にキャリー保持用補助レジスタ
５Ｒ２１，２２及び３１に出力する。キャリー保持用補
助レジスタ５Ｒ２１，２２及び３１は、格納したキャリ
ー出力を１ビットタイム遅らせて、対応の補助全加算器
５ＦＡ２１，２２及び３１のキャリー入力として出力す
る。また、セレクタ２０は、八入力及びＢ入力より得ら
れた加算出力のうち一方を、選択的に演算結果Ｄ ｏｕ
ｔとして出力端子３より出力する。
３１のキャリー出力はセレクタ２１．２２及び３１のＢ
入力に与えられる。これらのセレクタ２１．２２及び３
１のＡ入力には、全加算器ＦＡ２１．ＦＡ２２及びＦＡ
３１のキャリー出力が与えられる。セレクタ２１．２２
及び３１は、Ａ入力及びＢ入力より得られたキャリー出
力のうち一方を、選択的にキャリー保持用補助レジスタ
５Ｒ２１，２２及び３１に出力する。キャリー保持用補
助レジスタ５Ｒ２１，２２及び３１は、格納したキャリ
ー出力を１ビットタイム遅らせて、対応の補助全加算器
５ＦＡ２１，２２及び３１のキャリー入力として出力す
る。また、セレクタ２０は、八入力及びＢ入力より得ら
れた加算出力のうち一方を、選択的に演算結果Ｄ ｏｕ
ｔとして出力端子３より出力する。
このように、シリアル演算回路は、８個のシリアルデー
タ入力ＤＯ〜Ｄ７に対し、キャリー保持用レジスタＲと
全加算器ＦＡにより成る直列加算器を２入力に１つの割
合で直列に接続して構成さ・れた計算部と、キャリー保
持用補助レジスタ５Ｒ１１〜５Ｒ１４の出力に対し、キ
ャリー保持用補助レジスタＳＲと補助全加算器ＳＦＡと
セレクタより成る直列加算器を２入力に１つの割合で直
列に接続して構成された補助計算部とが設けられている
。そして、セレクタ２０により、計算部及び補助計算部
のうち、一方の加算結果を選択的に演算結果Ｄ ｏｕｔ
として出力する。
タ入力ＤＯ〜Ｄ７に対し、キャリー保持用レジスタＲと
全加算器ＦＡにより成る直列加算器を２入力に１つの割
合で直列に接続して構成さ・れた計算部と、キャリー保
持用補助レジスタ５Ｒ１１〜５Ｒ１４の出力に対し、キ
ャリー保持用補助レジスタＳＲと補助全加算器ＳＦＡと
セレクタより成る直列加算器を２入力に１つの割合で直
列に接続して構成された補助計算部とが設けられている
。そして、セレクタ２０により、計算部及び補助計算部
のうち、一方の加算結果を選択的に演算結果Ｄ ｏｕｔ
として出力する。
このような構成において、通常時はセレクタ２０−．２
１．２２及び３１は、八入力より得たビットデータを選
択して、計算部の加算結果を演算結果Ｄ ｏｕｔとして
出力する。この時、キャリー保持用補助レジスタ５Ｒ２
１，２２及び３１に、全加算器ＦＡ２１．２２及び３１
のキャリー出力が格納される。これは、通常時から後述
するキャリー演算モードに移った時に、補助計算部が、
それまでに入力されたシリアルデータのキャリー出力を
考慮して、正確に加算結果を導出できるようにするため
に行われる。そして、前回のシリアルデータＳＤＯの最
上位ビットが入力部１に取り込まれた時刻ｔｏを過ぎる
と、キャリー演算モードに移り、セレクタ２０〜２２及
び３１は、Ｂ入力より得たビットデータを選択して出力
し、補助計算部の加算結果を演算結果Ｄ ｏｕｔとして
出力する。
１．２２及び３１は、八入力より得たビットデータを選
択して、計算部の加算結果を演算結果Ｄ ｏｕｔとして
出力する。この時、キャリー保持用補助レジスタ５Ｒ２
１，２２及び３１に、全加算器ＦＡ２１．２２及び３１
のキャリー出力が格納される。これは、通常時から後述
するキャリー演算モードに移った時に、補助計算部が、
それまでに入力されたシリアルデータのキャリー出力を
考慮して、正確に加算結果を導出できるようにするため
に行われる。そして、前回のシリアルデータＳＤＯの最
上位ビットが入力部１に取り込まれた時刻ｔｏを過ぎる
と、キャリー演算モードに移り、セレクタ２０〜２２及
び３１は、Ｂ入力より得たビットデータを選択して出力
し、補助計算部の加算結果を演算結果Ｄ ｏｕｔとして
出力する。
補助計算部の加算処理は、キャリー保持用補助レジスタ
５Ｒ１１〜５Ｒ１４の出力に基づき行われているため、
次に入力部１に取込まれたシリアルデータＳＤＩの最下
位ビットが、補助計算部のシリアルデータＳＤＯの加算
処理に影響を与える時刻は、キャリー保持用補助レジス
タ５ＲＩＩ〜５Ｒ１４を通過する分、従来より１ピツト
タイム遅れることになる。したがって、時刻ｔｏから３
ビットタイム以上遅れて、シリアルデータ８−Ｄｌの最
下位ビットが取込まれても、シリアルデータＳＤＩの最
下位ビットの影響をシリアルデータ会ＤＯの演算結果Ｄ
ｏｕｔに現れなくすることができる。
５Ｒ１１〜５Ｒ１４の出力に基づき行われているため、
次に入力部１に取込まれたシリアルデータＳＤＩの最下
位ビットが、補助計算部のシリアルデータＳＤＯの加算
処理に影響を与える時刻は、キャリー保持用補助レジス
タ５ＲＩＩ〜５Ｒ１４を通過する分、従来より１ピツト
タイム遅れることになる。したがって、時刻ｔｏから３
ビットタイム以上遅れて、シリアルデータ８−Ｄｌの最
下位ビットが取込まれても、シリアルデータＳＤＩの最
下位ビットの影響をシリアルデータ会ＤＯの演算結果Ｄ
ｏｕｔに現れなくすることができる。
また、全加算器の数も、第３図のシリアル演算回路に比
べ４個減らすことができるため、回路規模を小さくする
ことができる。つまり、２ 個のｍビットシリアルデー
タの加算を行うシリアル演算回路を本実施例のように構
成すれば、第３図の−１ ような構成のシリアル演算回路に比べ２ 個の全加算
器を減らすことができる なお、本実施例では、８個（−２３個）のシリアルデー
タの加算を行うシリアル演算回路について述べたが、こ
れに限定されない。また、全加算器ＦＡ、ＳＦＡ、キャ
リー保持用レジスタＲ，ＳＲ並びにセレクタ２０．２１
．２２及び３１は、その機能を果たすものであれば、い
かなるものであってもよい。
べ４個減らすことができるため、回路規模を小さくする
ことができる。つまり、２ 個のｍビットシリアルデー
タの加算を行うシリアル演算回路を本実施例のように構
成すれば、第３図の−１ ような構成のシリアル演算回路に比べ２ 個の全加算
器を減らすことができる なお、本実施例では、８個（−２３個）のシリアルデー
タの加算を行うシリアル演算回路について述べたが、こ
れに限定されない。また、全加算器ＦＡ、ＳＦＡ、キャ
リー保持用レジスタＲ，ＳＲ並びにセレクタ２０．２１
．２２及び３１は、その機能を果たすものであれば、い
かなるものであってもよい。
以上説明したように、この発明によれば、以下に示す処
理が可能となる。入力部に与えられるシリアルデータの
最上位ビットの入力時刻まで、第１の選択手段により、
第２の計算部の直列加算器のキャリー保持用レジスタに
、対応段の対応する第１の計算部の直列加算器のキャリ
ー出力を与え、第２の選択手段により、第１の計算部の
加算結果を演算結果として出力する。そして、シリアル
データの最上位ビットの入力時刻を過ぎると、第１の選
択手段により、第２の直列加算器のキャリーレジスタに
当該直列加算器のキャリー出力を与え、第２の選択手段
により、第２の計算部の加算結果を演算結果として出力
することにより、第１の計算部の初段の直列加算器のキ
ャリー保持用レジスタの出力に対する加算処理を行う。
理が可能となる。入力部に与えられるシリアルデータの
最上位ビットの入力時刻まで、第１の選択手段により、
第２の計算部の直列加算器のキャリー保持用レジスタに
、対応段の対応する第１の計算部の直列加算器のキャリ
ー出力を与え、第２の選択手段により、第１の計算部の
加算結果を演算結果として出力する。そして、シリアル
データの最上位ビットの入力時刻を過ぎると、第１の選
択手段により、第２の直列加算器のキャリーレジスタに
当該直列加算器のキャリー出力を与え、第２の選択手段
により、第２の計算部の加算結果を演算結果として出力
することにより、第１の計算部の初段の直列加算器のキ
ャリー保持用レジスタの出力に対する加算処理を行う。
第２の計算部は、第１の計算部の初段の直列加算器のキ
ャリー保持用レジスタの出力に基づき加算処理を行って
いるため、相前後するシリアルデータにおいて、後のシ
リアルデータが、前のシリアルデータの演算結果に影響
を与える時間をキャリー保持用レジスタを通過する時間
である、１ビットタイム遅らせることができる。その結
果、相前後するシリアルデータの入力時間間隔を従来よ
り１ビットタイム短くしても、後のシリアルデータの影
響を受けることなく、前のシリアルデータの演算結果を
出力することができる。
ャリー保持用レジスタの出力に基づき加算処理を行って
いるため、相前後するシリアルデータにおいて、後のシ
リアルデータが、前のシリアルデータの演算結果に影響
を与える時間をキャリー保持用レジスタを通過する時間
である、１ビットタイム遅らせることができる。その結
果、相前後するシリアルデータの入力時間間隔を従来よ
り１ビットタイム短くしても、後のシリアルデータの影
響を受けることなく、前のシリアルデータの演算結果を
出力することができる。
また、初段の直列加算器の数は、通常構成のシリアル演
算回路における初段の直列加算器の数と同一に抑えてい
るため、回路規模もさ程大きくならない。
算回路における初段の直列加算器の数と同一に抑えてい
るため、回路規模もさ程大きくならない。
第１図はこの発明の一実施例であるシリアル演算回路を
示す回路構成図、第２図及び第３図は従来のシリアル演
算回路を示す回路構成図である。 図において、１は入力部、２０，２１．２２及び３１は
セレクタ、３は出力端子、ＦＡ１１〜１４、ＦＡ２１．
ＦＡ２２及びＦＡ３１は全加算器、εＦＡ２１，５ＦＡ
２２及び５ＦＡ３１は補助全加算器、Ｒ１１〜１４．Ｒ
２１，Ｒ２２及びＲ３１はキャリー保持用レジスタ、Ｓ
Ｒ１１〜１４゜５Ｒ２１，５Ｒ２２及び、５Ｒ３１はキ
ャリー保持用補助レジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第 ２ 図
示す回路構成図、第２図及び第３図は従来のシリアル演
算回路を示す回路構成図である。 図において、１は入力部、２０，２１．２２及び３１は
セレクタ、３は出力端子、ＦＡ１１〜１４、ＦＡ２１．
ＦＡ２２及びＦＡ３１は全加算器、εＦＡ２１，５ＦＡ
２２及び５ＦＡ３１は補助全加算器、Ｒ１１〜１４．Ｒ
２１，Ｒ２２及びＲ３１はキャリー保持用レジスタ、Ｓ
Ｒ１１〜１４゜５Ｒ２１，５Ｒ２２及び、５Ｒ３１はキ
ャリー保持用補助レジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第 ２ 図
Claims (1)
- （１）ｋ（ｋ≧３）個のシリアルデータの加算合計値を
演算結果としてシリアルに出力するシリアル演算回路で
あって、 ｋ個の１ビット入力端子を有する入力部と、前記入力部
に対し、直列加算器を２入力に１つの割合で直列に接続
して、最終段の直列加算器より加算結果をシリアルに出
力する第１の計算部と、前記第１の計算部における、前
記入力部に接続された初段の直列加算器のキャリー保持
用レジスタに対し、直列加算器を２入力に１つの割合で
直列に接続して、最終段の直列加算器より加算結果をシ
リアルに出力する第２の計算部と、 前記第２の計算部の直列加算器のキャリー保持用レジス
タに、当該直列加算器のキャリー出力及び対応段の対応
する前記第１の計算部の直列加算器のキャリー出力のう
ち、一方のキャリー出力を選択的に与える第１の選択手
段と、 前記第１の計算部の加算結果及び前記第２の計算部の加
算結果のうち、一方の加算結果を前記演算結果として選
択的に出力する第２の選択手段とを備えたシリアル演算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32933289A JP2617591B2 (ja) | 1989-12-18 | 1989-12-18 | シリアル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32933289A JP2617591B2 (ja) | 1989-12-18 | 1989-12-18 | シリアル演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03188522A true JPH03188522A (ja) | 1991-08-16 |
| JP2617591B2 JP2617591B2 (ja) | 1997-06-04 |
Family
ID=18220269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32933289A Expired - Lifetime JP2617591B2 (ja) | 1989-12-18 | 1989-12-18 | シリアル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08234963A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 演算装置 |
-
1989
- 1989-12-18 JP JP32933289A patent/JP2617591B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08234963A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617591B2 (ja) | 1997-06-04 |
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