JPH03188632A - Semiconductor device - Google Patents
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- JPH03188632A JPH03188632A JP32754789A JP32754789A JPH03188632A JP H03188632 A JPH03188632 A JP H03188632A JP 32754789 A JP32754789 A JP 32754789A JP 32754789 A JP32754789 A JP 32754789A JP H03188632 A JPH03188632 A JP H03188632A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関する。より具体的に言えば、
本発明は、例えばＦＥＴ、ホール素子、ＨＥＭＴ等の■
−■化合物半導体素子を備えた半導体装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device. More specifically,
The present invention can be applied to, for example, FET, Hall element, HEMT, etc.
-■ It relates to a semiconductor device equipped with a compound semiconductor element.
［背景技術］
第５図（ａ） （ｂ） （ｃ） （ｄ）は、従来の半導
体装置（ＧａＡｓ ＭＥＳＦＥＴＩ ）を製造順序に従
って示したものであって、選択注入を行なうことにより
、半絶縁性ＧａＡｓ基板２上に素子領域を形成したもの
である。[Background Art] FIGS. 5(a), (b), (c), and (d) show conventional semiconductor devices (GaAs MESFETI) according to the manufacturing order. By performing selective implantation, semi-insulating An element region is formed on a GaAs substrate 2.
この従来例にあっては、まず第５図（ａ）に示すように
、半絶縁性ＧａＡｓ基板２の表面の素子形成領域以外の
部分にフォトレジスト膜５を形成し、このフォトレジス
ト膜５をマスクとして半絶縁性ＧａＡｓ基板２の表層部
に選択イオン注入を行ない、素子形成領域に低キヤリア
濃度層６を形成する。ついで、前記フォトレジスト膜５
を除去した後、第５図（ｂ）に示すように、低キヤリア
濃度層６の中央部（チャネル７）を覆うようにして再度
フォトレジスト膜８を形成し、このフォトレジスト膜８
の窓８ａを通して低キヤリア濃度層６に選択イオン注入
を行ない、低キヤリア濃度のチャネル７の両側の領域に
高キャリア濃度のソース部９及びドレイン部１０を形成
する。この後、第５図（Ｃ）に示すように、フォトレジ
スト膜８を除去し、常法のフォトリングラフィ工程によ
ってソース部９及びドレインＭ５１０の表面にＡｕＧｅ
／Ｎｉ／Ａυ等からなるソース電極１１及びドレイン電
極１２を設け、チャネル７の表面にＴｉ／Ｐｔ／Ａｕ等
からなるゲート電極１３を設け、ＧａＡｓ ＭＥＳＦＥ
ＴＩを作成する。従来にあっては、この後、第５図（ｄ
）のように半絶縁性Ｇａ＾Ｓ基板２の全面にプラズマＣ
ＶＤ法により、 ＳｉＮｘからなる一層のパッシベーシ
ョン膜１４を形成している。In this conventional example, first, as shown in FIG. 5(a), a photoresist film 5 is formed on the surface of the semi-insulating GaAs substrate 2 in a portion other than the element formation region, and this photoresist film 5 is Selective ion implantation is performed into the surface layer of the semi-insulating GaAs substrate 2 using a mask to form a low carrier concentration layer 6 in the element formation region. Then, the photoresist film 5
After removing the photoresist film 8, as shown in FIG.
Selective ion implantation is performed into the low carrier concentration layer 6 through the window 8a to form a source portion 9 and a drain portion 10 with high carrier concentration in regions on both sides of the channel 7 with low carrier concentration. Thereafter, as shown in FIG. 5(C), the photoresist film 8 is removed and AuGe is deposited on the surfaces of the source part 9 and drain M510 by a conventional photolithography process.
A source electrode 11 and a drain electrode 12 made of /Ni/Aυ etc. are provided, and a gate electrode 13 made of Ti/Pt/Au etc. is provided on the surface of the channel 7.
Create TI. Conventionally, after this, Fig. 5 (d
), plasma C is applied to the entire surface of the semi-insulating Ga^S substrate 2.
A single layer passivation film 14 made of SiNx is formed by the VD method.
また、第６図（ａ） （ｂ） （ｃ） （ｄ）は、別な
従来例を製造順序に従って示すものであり、半絶縁性Ｇ
ａＡｓ基板２２上にメサエッチングにより素子領域を形
成したものである。この従来例にあっては、半絶縁性Ｇ
ａＡｓ基板２２の平坦な表面にキャリア活性層となるエ
ピタキシャル層２３を形成し、第６図（ａ）に示すよう
に、エツチング液を用いて素子形成領域以外でエピタキ
シャル層２３をエツチング除去し、各素子領域同士を分
離させる。ついで、第６図（ｂ）に示すように、エピタ
キシャル層２３の上面にソース電極２４及びドレイン電
極２５を設けた後、第６図（Ｃ）のようにソース、ドレ
イン電極２４．２５間においてエピタキシャル層２３に
リセス部２６を堀り込み、リセス部２６内にゲート電極
２７を形成してＧａＡｓ ＭＥＳＦＥＴ２１を製作して
いる。そして、ＧａＡｓ ＭＥＳＦＥＴ２１の製作後、
第６図（ｄ）に示すように、半絶縁性ＧａＡｓ基板２２
の全面に、プラズマＣＶＤ法によりＳｉＮｘからなる一
層のパッシベーション膜２日を形成している。In addition, FIGS. 6(a), (b), (c), and (d) show another conventional example according to the manufacturing order, and semi-insulating G
An element region is formed on an aAs substrate 22 by mesa etching. In this conventional example, semi-insulating G
An epitaxial layer 23 serving as a carrier active layer is formed on the flat surface of the aAs substrate 22, and as shown in FIG. Separate element regions from each other. Next, as shown in FIG. 6(b), after providing a source electrode 24 and a drain electrode 25 on the upper surface of the epitaxial layer 23, an epitaxial layer is formed between the source and drain electrodes 24 and 25 as shown in FIG. 6(c). A GaAs MESFET 21 is manufactured by digging a recess 26 into the layer 23 and forming a gate electrode 27 within the recess 26. After manufacturing GaAs MESFET21,
As shown in FIG. 6(d), a semi-insulating GaAs substrate 22
A two-layer passivation film made of SiNx is formed on the entire surface of the substrate by plasma CVD.
［発明が解決しようとする課題］
上記のいずれの従来例においても、パッシベーション膜
はプラズマＣＶＤ法により形成されている。プラズマＣ
ＶＤ法により形成されたＳｉＮｘ膜は非常に耐湿性に富
み、ステップカバレージも良好で、３００°Ｃ以下の低
温で成長し得るため、ＧａＡｓ ＭＥＳＦＥＴ等のパッ
シベ−ション膜として多用されている。[Problems to be Solved by the Invention] In all of the conventional examples described above, the passivation film is formed by a plasma CVD method. Plasma C
The SiNx film formed by the VD method has excellent moisture resistance, good step coverage, and can be grown at a low temperature of 300° C. or less, so it is widely used as a passivation film for GaAs MESFETs and the like.
しかしながら、ＣＶＤの反応の活性化に必要なエネルギ
ーをグロー放電のプラズマによって得ているプラズマＣ
ＶＤ法によれば、成膜時にプラズマによる基板表面の損
傷が大きいため、ＦＥＴ等を作成した場合、相互コンダ
クタンスＧｍの劣化やＦＢＴ等の出力の低下が生じると
いう問題があった。However, the energy required to activate the CVD reaction is obtained from glow discharge plasma.
According to the VD method, since the substrate surface is seriously damaged by plasma during film formation, there is a problem that when an FET or the like is created, mutual conductance Gm deteriorates and output of the FBT or the like decreases.
本発明は、叙上の従来例の欠点に鑑みてなされたもので
あり、その目的とするところは、プラズマ損傷による素
子特性の劣化を防止し、しかもステップカバレージが良
好で耐湿性にも優れたパッシベーション膜を有する半導
体装置を提供することにある。The present invention was made in view of the drawbacks of the conventional examples described above, and its purpose is to prevent deterioration of device characteristics due to plasma damage, and to provide a device with good step coverage and excellent moisture resistance. An object of the present invention is to provide a semiconductor device having a passivation film.
［課題を解決するための手段］
このため、本発明の半導体装置は、素子を形成された半
導体基板（半絶縁性基板を含む）の表面にＥＣＲプラズ
マＣＶＤ法によってＳｉＯ２からなる第一のパッシベー
ション膜を形成し、この第一のパッシベーション膜の上
にＥＣＲプラズマＣＶＤ法によってＳｉＮｘもしくはＳ
ｉＯｙＮｚからなる第二のパッシベーション膜を形成し
たことを特徴としている。[Means for Solving the Problems] Therefore, in the semiconductor device of the present invention, a first passivation film made of SiO2 is formed by ECR plasma CVD on the surface of a semiconductor substrate (including a semi-insulating substrate) on which an element is formed. SiNx or S is formed on this first passivation film by ECR plasma CVD method.
A feature is that a second passivation film made of iOyNz is formed.
なお、上記ＳｉＮｘ中のＸは、ＳｉＮｘにおけるＳｉ原
子に対するＮ原子の原子数の比、ＳｉＯｙＮｚ中のｙ、
ｚは、それぞれＳｉＯｙＮｚにおけるＳｉ原子に対する
Ｏ原子とＮ原子の原子数の比である。Note that X in SiNx is the ratio of the number of N atoms to Si atoms in SiNx, y in SiOyNz,
z is the ratio of the number of O atoms and N atoms to the Si atoms in SiOyNz, respectively.
［作用コ
本発明にあっては、第−及び第二のパッシベーション−
膜をＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ
法によって形成している。ＢＣＲプラズマＣＶＤ法は、
マイクロ波と磁場を印加して生じる電子サイクロトロン
共鳴を利用して低エネルギーで高密度プラズマを発生さ
せ、ガス分子をイオン化するものであり、そのためプラ
ズマ損傷を少なくすることができる。[Function] In the present invention, the first and second passivation
The membrane is subjected to ECR (electron cyclotron resonance) plasma CVD.
It is formed by law. The BCR plasma CVD method is
It uses electron cyclotron resonance generated by applying microwaves and a magnetic field to generate high-density plasma at low energy and ionizes gas molecules, thereby reducing plasma damage.
ＥＣＲプラズマＣＶＤ法によるＳｉＮｘ膜等は、半導体
基板の上に直接に成膜する場合には、ステップカバレー
ジがあまり良好ではないが、本発明によれば、半導体基
板を直接覆うパッシベーション膜としてＳｉ０ｇ膜を用
いているので、パッシベーション膜のステップカバレー
ジを良好にすることができる。さらに、この５ｉｎ２か
らなるパッシベーション膜の上を非常に耐湿性に富んだ
ＳｉＮｘもしくはＳｉＯｙＮｚからなるパッシベーショ
ン膜により覆っているので、耐湿性を向上させることが
できる。しかして、パッシベーション膜を上記二層構造
とすることにより、ステップカバレージが良好で、しか
も耐湿性に富んだパッシベーション膜を得ることができ
る。A SiNx film or the like produced by the ECR plasma CVD method does not have very good step coverage when deposited directly on a semiconductor substrate, but according to the present invention, a SiOg film can be used as a passivation film that directly covers a semiconductor substrate. Since it is used, it is possible to improve the step coverage of the passivation film. Furthermore, since the passivation film made of 5 in 2 is covered with a passivation film made of SiNx or SiOyNz, which is highly moisture resistant, the moisture resistance can be improved. By forming the passivation film into the above-mentioned two-layer structure, it is possible to obtain a passivation film with good step coverage and high moisture resistance.
［実施例］ 以下、本発明の実施例を添付図に基づいて詳述する。[Example] Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
第１図には、表面に二層のパッシベーション膜３．４を
形成されたＧａＡｓ ＭＥＳＦＥＴ １の断面図を示し
である。このＧａＡｓ ＭＥＳＦＥＴＩにあっては、第
５図（ａ） （ｂ） （ｃ）に示した従来例と同じ工程
により、ソース部９及びドレイン部１０の上にソース及
びドレイン電極１１．１２を形成すると共にチャネル７
の上にゲート電極１３を形成されている。このため、従
来工程と同じ工程によって形成された部分には、第５図
（ａ） （ｂ） （ｃ）と同じ番号を施しである。この
後、各電極１１．１２．１３の上から半絶縁性ＧａＡｓ
基板２の全面にＥＣＲプラズマＣＶＤ法により、ステッ
プカバレージが非常に良好なＳｉＯ□からなるパッシベ
ーション膜３を形成し、さらに、その上にＥＣＲプラズ
マＣＶＤ法により、非常に耐湿性に富んだＳｉＮｘもし
くはＳｉＯｙＮｚからなるパッシベーション膜４を形成
しである。FIG. 1 shows a cross-sectional view of a GaAs MESFET 1 on which a two-layer passivation film 3.4 is formed. In this GaAs MESFETI, source and drain electrodes 11 and 12 are formed on the source part 9 and drain part 10 by the same steps as in the conventional example shown in FIGS. 5(a), 5(b), and 5c. with channel 7
A gate electrode 13 is formed thereon. Therefore, the same numbers as in FIGS. 5(a), 5(b), and 5(c) are given to the parts formed by the same steps as the conventional steps. After this, semi-insulating GaAs is applied from above each electrode 11, 12, 13.
A passivation film 3 made of SiO□ with very good step coverage is formed on the entire surface of the substrate 2 by the ECR plasma CVD method, and then SiNx or SiOyNz, which is extremely moisture resistant, is formed on the passivation film 3 by the ECR plasma CVD method. A passivation film 4 is formed.
このように、本発明にあっては、パッシベーション膜３
，４をＳｉｎ□膜とＳｉＮｘ膜もしくはＳｉＯｙＮｚ膜
との二層構造とし、ステップカバレージのあまり良好で
ないＳｉＮｘ膜の下層にステップカバレージの良好なＳ
ｉＯ２膜を形成し、また、耐湿性のあまり良好でないＳ
ｉＯ□膜をＳｉＮｘ膜もしくはＳｉＯｙＮｚ膜で覆うこ
とによって耐湿性の良好なパッシベーション膜を得るこ
とかでき、素子特性の劣化を防止することかでざる。従
って、両パッシベーション膜３゜４は互いの欠点を補い
合い、ステラ・ブカバレージ及び耐湿性の良好なパッシ
ベーション膜が形成されている。しかも、パッシベーシ
ョン膜３，４を形成する方法として、ＥＣＲプラズマＣ
ＶＤ法を用いているので、半絶縁性ＧａＡｓ基板２のプ
ラズマ損傷が軽減され、ＧａＡｓ ＭＥＳＦＥＴＩの相
互コンダクタンスＧｎ＋の劣化を防止することができ、
またＦＥＴの出力を向上させることができる。In this way, in the present invention, the passivation film 3
, 4 has a two-layer structure of a Sin□ film and a SiNx film or a SiOyNz film, and an S film with a good step coverage is placed under the SiNx film, which has a poor step coverage.
S forms an iO2 film and also has poor moisture resistance.
By covering the iO□ film with a SiNx film or a SiOyNz film, a passivation film with good moisture resistance can be obtained and deterioration of device characteristics can be prevented. Therefore, both passivation films 3 and 4 compensate for each other's defects, and a passivation film with excellent stellar coverage and moisture resistance is formed. Moreover, as a method for forming the passivation films 3 and 4, ECR plasma C
Since the VD method is used, plasma damage to the semi-insulating GaAs substrate 2 is reduced, and deterioration of the mutual conductance Gn+ of the GaAs MESFETI can be prevented.
Furthermore, the output of the FET can be improved.
第２図に示すものは、本発明の他例であり、表面を平坦
化したものである。すなわち、イオン注入によって半絶
縁性ＧａＡｓ基板２の表面に形成された高キャリア濃度
のソース部９及びドレイン部１０の上にソース及びドレ
イン電極１１．１２を形成すると共に低キヤリア濃度の
チャネル７の上にゲート電極１３を形成した（第５図（
ａ） （ｂ） （ｃ）参照）後、その上にＥＣＲプラズ
マＣＶＤ法によってＳｉｎ、からなるパッシベーション
膜３を形成している。その後、ＥＣＲプラズマＣＶＤ法
に特有のｉｎ ５ｉｔｕ法により、５ｉＯｚのパッシベ
ーション膜３の表面を平坦化する。ついで、平坦化され
たＳｉＯ□のパッシベーション膜３の上に、ＥＣＲプラ
ズマＣＶＤ法によってＳｉＮｘもしくはＳｉＯｙＮｚか
らなるパッシベーション膜４を数１０００人の膜厚に形
成している。この実施例の場合、ＳｉＮｘもしくはＳｉ
ＯｙＮｚのみでパッシベーション膜を形成し、その表面
を平坦化すると、その膜厚が１訓近くになるため、応力
によって半絶縁性ＧａＡｓ基板２に損傷を与えるが、こ
の実施例のようにＳｉＮｘもしくはＳｉＯｙＮｚのパッ
シベーション膜４と半絶縁性ＧａＡｓ基板２との間にＳ
ｉＯ□のパッシベーション膜３を置くことにより、半絶
縁性ＧａＡｓ基板２に加わる応力を小さくし、半絶縁性
ＧａＡｓ基板２の損傷を軽減することができる。The one shown in FIG. 2 is another example of the present invention, and has a flattened surface. That is, source and drain electrodes 11 and 12 are formed on the source part 9 and drain part 10 with high carrier concentration formed on the surface of the semi-insulating GaAs substrate 2 by ion implantation, and on the channel 7 with low carrier concentration. A gate electrode 13 was formed in (Fig. 5 (
After that (see a), (b), and (c), a passivation film 3 made of Sin is formed thereon by ECR plasma CVD. Thereafter, the surface of the 5 iOz passivation film 3 is planarized by an in 5 in situ method specific to the ECR plasma CVD method. Next, on the planarized passivation film 3 of SiO□, a passivation film 4 made of SiNx or SiOyNz is formed to a thickness of several thousand layers by the ECR plasma CVD method. In this example, SiNx or Si
If a passivation film is formed using only OyNz and its surface is flattened, the film thickness will be approximately one layer, which will damage the semi-insulating GaAs substrate 2 due to stress. S between the passivation film 4 and the semi-insulating GaAs substrate 2
By placing the passivation film 3 of iO□, the stress applied to the semi-insulating GaAs substrate 2 can be reduced and damage to the semi-insulating GaAs substrate 2 can be reduced.
第３図に示すものは、本発明のさらに他例である。この
ＧａＡｓ ＭＥＳＦＥＴ２１にあっては、第６図（ａ）
（ｂ） （ｃ）に示した従来例と同じ工程により、半絶
縁性ＧａＡｓ基板２２の表面にエピタキシャル層２３を
形成し、このエピタキシャル層２３をメサエッチングす
ることによって半絶縁性ＧａＡｓ基板２２の表面に素子
領域を形成した後、素子領域の表面にソース及びドレイ
ン電極２４．２５を形成し、ソース及びドレイン電極２
４．２５間に形成されたリセス部２θ内にゲート電極２
７を形成している。What is shown in FIG. 3 is yet another example of the present invention. In this GaAs MESFET21, Fig. 6(a)
(b) By the same process as the conventional example shown in (c), an epitaxial layer 23 is formed on the surface of the semi-insulating GaAs substrate 22, and this epitaxial layer 23 is mesa-etched to form the surface of the semi-insulating GaAs substrate 22. After forming the element region, source and drain electrodes 24 and 25 are formed on the surface of the element region, and the source and drain electrodes 24 and 25 are formed on the surface of the element region.
Gate electrode 2 is placed in the recess 2θ formed between 4.25 and 25.
7 is formed.
このため、従来工程と同じ工程によって形成された部分
には、第６図（ａ） （ｂ） （ｃ）と同じ番号を施し
である。この後、半絶縁性ＧａＡｓ基板２２の表面にＥ
ＣＲプラズマＣＶＤ法によりＳｉＯ□からなるパッシベ
ーション膜３を形成し、その上にＥＣＲプラズマＣＶＤ
法によりＳｉＮｘもしくはＳｉＯｙＮｚからなるパッシ
ベーション膜４を形成している。Therefore, parts formed by the same process as the conventional process are given the same numbers as in FIGS. 6(a), (b), and (c). After that, E is applied to the surface of the semi-insulating GaAs substrate 22.
A passivation film 3 made of SiO□ is formed by CR plasma CVD method, and then ECR plasma CVD
A passivation film 4 made of SiNx or SiOyNz is formed by a method.
第４図は、本発明のさらに他例であり、第３図の実施例
と同様の工程を経て製作されたものであるが、５ｉｎ２
からなるパッシベーション膜３の表面をｉｎ ５ｉｔｕ
法により平坦化したものである。FIG. 4 shows still another example of the present invention, which was manufactured through the same process as the embodiment shown in FIG.
The surface of the passivation film 3 consisting of
It has been flattened by law.
上記各実施例では、ＧａＡｓ ＭＥＳＦＥＴについて説
明したが、本発明はこれ以外にも実施することができる
。例えば、ＭＥＳＦＥＴやホール素子、ＨＥＭＴ等の■
−Ｖ化合物半導体素子、あるいはＳｉ系の半導体装置に
も実施することができる。In each of the above embodiments, a GaAs MESFET has been described, but the present invention can be implemented in other ways. For example, MESFET, Hall element, HEMT, etc.
-V compound semiconductor elements or Si-based semiconductor devices can also be implemented.
［発明の効果］
本発明によれば、各パッシベーション膜をＥＣＲプラズ
マＣＶＤ法によって成膜することにより、基板のプラズ
マ損傷を小さくすることができ、例えばＭＥＳＦＥＴ等
の相互コンダクタンスＧｍの劣化を抑制してＤＣ特性を
良好にすることができ、またＭＥＳＦＥＴ等の出力を増
大させてＲＦ特性を良好にすることができる。また、パ
ッシベーション膜の第−層はＳｉｎｇにより形成されて
いるので、半導体基板へのステップカバレージを良好に
することができ、さらに、ＳｉＮｘもしくはＳｉＯｙＮ
ｚのパッシベーション膜と半導体基板との間にＳ ｉｏ
２のパッシベーション膜が形成されているので、ＳｉＮ
ｘもしくはＳｉＯｙＮｚ膜から半導体基板に加わる応力
を緩和することができる。[Effects of the Invention] According to the present invention, by forming each passivation film by the ECR plasma CVD method, plasma damage to the substrate can be reduced, and for example, deterioration of mutual conductance Gm of MESFET etc. can be suppressed. The DC characteristics can be improved, and the output of MESFET etc. can be increased to improve the RF characteristics. In addition, since the passivation film's third layer is formed by Sing, step coverage on the semiconductor substrate can be improved, and furthermore, SiNx or SiOyN
S io between the passivation film of z and the semiconductor substrate
Since the passivation film No. 2 is formed, SiN
The stress applied to the semiconductor substrate from the x or SiOyNz film can be alleviated.
第１図は本発明の一実施例を示す断面図、第２図は本発
明の別な実施例を示す断面図、第３図は本発明のさらに
他側を示す断面図、第４図は本発明のさらに別な実施例
を示す断面図、第５図（ａ）（ｂ） （ｃ） （ｄ）は
従来例の製造工程を示す断面図、第６図（ａ） （ｂ）
（ｃ） （ｄ）は別な従来例の製造工程を示す断面図
である。
１ 、２１−ＧａＡｓ ＭＥＳＦＥＴ
２．２２・・・半絶縁性ＧａＡｓ基板
３・・・５ｉｎｓからなるパッシベーション膜４・・・
ＳｉＮｘ、 Ｓ＋０ｙＮｚからなるパッシベーション膜
第４図
２６FIG. 1 is a sectional view showing one embodiment of the present invention, FIG. 2 is a sectional view showing another embodiment of the invention, FIG. 3 is a sectional view showing still another side of the invention, and FIG. 5(a), (b), (c) and (d) are sectional views showing still another embodiment of the present invention, and FIGS. 6(a) and (b) are sectional views showing the manufacturing process of the conventional example.
(c) (d) is a sectional view showing another manufacturing process of a conventional example. 1, 21-GaAs MESFET 2.22... Semi-insulating GaAs substrate 3... Passivation film 4 consisting of 5ins...
Passivation film made of SiNx, S+0yNz Fig. 4 26
Claims (1)
ズマＣＶＤ法によってＳｉＯ＿２からなる第一のパッシ
ベーション膜を形成し、この第一のパッシベーション膜
の上にＥＣＲプラズマＣＶＤ法によってＳｉＮ＿ｘもし
くはＳｉＯ＿ｙＮ＿ｚからなる第二のパッシベーション
膜を形成したことを特徴とする半導体装置。(1) A first passivation film made of SiO_2 is formed on the surface of the semiconductor substrate on which elements are formed by ECR plasma CVD, and a first passivation film made of SiN_x or SiO_yN_z is formed on this first passivation film by ECR plasma CVD. A semiconductor device characterized in that a second passivation film is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32754789A JPH03188632A (en) | 1989-12-18 | 1989-12-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32754789A JPH03188632A (en) | 1989-12-18 | 1989-12-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188632A true JPH03188632A (en) | 1991-08-16 |
Family
ID=18200293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32754789A Pending JPH03188632A (en) | 1989-12-18 | 1989-12-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188632A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557141A (en) * | 1992-06-13 | 1996-09-17 | Sanyo Electric Co., Ltd. | Method of doping, semiconductor device, and method of fabricating semiconductor device |
| KR100716904B1 (en) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | Protective film of semiconductor device and manufacturing method thereof |
| JP2015087509A (en) * | 2013-10-30 | 2015-05-07 | 日本電信電話株式会社 | Optical waveguide fabrication method |
-
1989
- 1989-12-18 JP JP32754789A patent/JPH03188632A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557141A (en) * | 1992-06-13 | 1996-09-17 | Sanyo Electric Co., Ltd. | Method of doping, semiconductor device, and method of fabricating semiconductor device |
| KR100716904B1 (en) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | Protective film of semiconductor device and manufacturing method thereof |
| JP2015087509A (en) * | 2013-10-30 | 2015-05-07 | 日本電信電話株式会社 | Optical waveguide fabrication method |
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