JPH03188632A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03188632A JPH03188632A JP32754789A JP32754789A JPH03188632A JP H03188632 A JPH03188632 A JP H03188632A JP 32754789 A JP32754789 A JP 32754789A JP 32754789 A JP32754789 A JP 32754789A JP H03188632 A JPH03188632 A JP H03188632A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関する。より具体的に言えば、
本発明は、例えばＦＥＴ、ホール素子、ＨＥＭＴ等の■
−■化合物半導体素子を備えた半導体装置に関するもの
である。
本発明は、例えばＦＥＴ、ホール素子、ＨＥＭＴ等の■
−■化合物半導体素子を備えた半導体装置に関するもの
である。
［背景技術］
第５図（ａ） （ｂ） （ｃ） （ｄ）は、従来の半導
体装置（ＧａＡｓ ＭＥＳＦＥＴＩ ）を製造順序に従
って示したものであって、選択注入を行なうことにより
、半絶縁性ＧａＡｓ基板２上に素子領域を形成したもの
である。
体装置（ＧａＡｓ ＭＥＳＦＥＴＩ ）を製造順序に従
って示したものであって、選択注入を行なうことにより
、半絶縁性ＧａＡｓ基板２上に素子領域を形成したもの
である。
この従来例にあっては、まず第５図（ａ）に示すように
、半絶縁性ＧａＡｓ基板２の表面の素子形成領域以外の
部分にフォトレジスト膜５を形成し、このフォトレジス
ト膜５をマスクとして半絶縁性ＧａＡｓ基板２の表層部
に選択イオン注入を行ない、素子形成領域に低キヤリア
濃度層６を形成する。ついで、前記フォトレジスト膜５
を除去した後、第５図（ｂ）に示すように、低キヤリア
濃度層６の中央部（チャネル７）を覆うようにして再度
フォトレジスト膜８を形成し、このフォトレジスト膜８
の窓８ａを通して低キヤリア濃度層６に選択イオン注入
を行ない、低キヤリア濃度のチャネル７の両側の領域に
高キャリア濃度のソース部９及びドレイン部１０を形成
する。この後、第５図（Ｃ）に示すように、フォトレジ
スト膜８を除去し、常法のフォトリングラフィ工程によ
ってソース部９及びドレインＭ５１０の表面にＡｕＧｅ
／Ｎｉ／Ａυ等からなるソース電極１１及びドレイン電
極１２を設け、チャネル７の表面にＴｉ／Ｐｔ／Ａｕ等
からなるゲート電極１３を設け、ＧａＡｓ ＭＥＳＦＥ
ＴＩを作成する。従来にあっては、この後、第５図（ｄ
）のように半絶縁性Ｇａ＾Ｓ基板２の全面にプラズマＣ
ＶＤ法により、 ＳｉＮｘからなる一層のパッシベーシ
ョン膜１４を形成している。
、半絶縁性ＧａＡｓ基板２の表面の素子形成領域以外の
部分にフォトレジスト膜５を形成し、このフォトレジス
ト膜５をマスクとして半絶縁性ＧａＡｓ基板２の表層部
に選択イオン注入を行ない、素子形成領域に低キヤリア
濃度層６を形成する。ついで、前記フォトレジスト膜５
を除去した後、第５図（ｂ）に示すように、低キヤリア
濃度層６の中央部（チャネル７）を覆うようにして再度
フォトレジスト膜８を形成し、このフォトレジスト膜８
の窓８ａを通して低キヤリア濃度層６に選択イオン注入
を行ない、低キヤリア濃度のチャネル７の両側の領域に
高キャリア濃度のソース部９及びドレイン部１０を形成
する。この後、第５図（Ｃ）に示すように、フォトレジ
スト膜８を除去し、常法のフォトリングラフィ工程によ
ってソース部９及びドレインＭ５１０の表面にＡｕＧｅ
／Ｎｉ／Ａυ等からなるソース電極１１及びドレイン電
極１２を設け、チャネル７の表面にＴｉ／Ｐｔ／Ａｕ等
からなるゲート電極１３を設け、ＧａＡｓ ＭＥＳＦＥ
ＴＩを作成する。従来にあっては、この後、第５図（ｄ
）のように半絶縁性Ｇａ＾Ｓ基板２の全面にプラズマＣ
ＶＤ法により、 ＳｉＮｘからなる一層のパッシベーシ
ョン膜１４を形成している。
また、第６図（ａ） （ｂ） （ｃ） （ｄ）は、別な
従来例を製造順序に従って示すものであり、半絶縁性Ｇ
ａＡｓ基板２２上にメサエッチングにより素子領域を形
成したものである。この従来例にあっては、半絶縁性Ｇ
ａＡｓ基板２２の平坦な表面にキャリア活性層となるエ
ピタキシャル層２３を形成し、第６図（ａ）に示すよう
に、エツチング液を用いて素子形成領域以外でエピタキ
シャル層２３をエツチング除去し、各素子領域同士を分
離させる。ついで、第６図（ｂ）に示すように、エピタ
キシャル層２３の上面にソース電極２４及びドレイン電
極２５を設けた後、第６図（Ｃ）のようにソース、ドレ
イン電極２４．２５間においてエピタキシャル層２３に
リセス部２６を堀り込み、リセス部２６内にゲート電極
２７を形成してＧａＡｓ ＭＥＳＦＥＴ２１を製作して
いる。そして、ＧａＡｓ ＭＥＳＦＥＴ２１の製作後、
第６図（ｄ）に示すように、半絶縁性ＧａＡｓ基板２２
の全面に、プラズマＣＶＤ法によりＳｉＮｘからなる一
層のパッシベーション膜２日を形成している。
従来例を製造順序に従って示すものであり、半絶縁性Ｇ
ａＡｓ基板２２上にメサエッチングにより素子領域を形
成したものである。この従来例にあっては、半絶縁性Ｇ
ａＡｓ基板２２の平坦な表面にキャリア活性層となるエ
ピタキシャル層２３を形成し、第６図（ａ）に示すよう
に、エツチング液を用いて素子形成領域以外でエピタキ
シャル層２３をエツチング除去し、各素子領域同士を分
離させる。ついで、第６図（ｂ）に示すように、エピタ
キシャル層２３の上面にソース電極２４及びドレイン電
極２５を設けた後、第６図（Ｃ）のようにソース、ドレ
イン電極２４．２５間においてエピタキシャル層２３に
リセス部２６を堀り込み、リセス部２６内にゲート電極
２７を形成してＧａＡｓ ＭＥＳＦＥＴ２１を製作して
いる。そして、ＧａＡｓ ＭＥＳＦＥＴ２１の製作後、
第６図（ｄ）に示すように、半絶縁性ＧａＡｓ基板２２
の全面に、プラズマＣＶＤ法によりＳｉＮｘからなる一
層のパッシベーション膜２日を形成している。
［発明が解決しようとする課題］
上記のいずれの従来例においても、パッシベーション膜
はプラズマＣＶＤ法により形成されている。プラズマＣ
ＶＤ法により形成されたＳｉＮｘ膜は非常に耐湿性に富
み、ステップカバレージも良好で、３００°Ｃ以下の低
温で成長し得るため、ＧａＡｓ ＭＥＳＦＥＴ等のパッ
シベ−ション膜として多用されている。
はプラズマＣＶＤ法により形成されている。プラズマＣ
ＶＤ法により形成されたＳｉＮｘ膜は非常に耐湿性に富
み、ステップカバレージも良好で、３００°Ｃ以下の低
温で成長し得るため、ＧａＡｓ ＭＥＳＦＥＴ等のパッ
シベ−ション膜として多用されている。
しかしながら、ＣＶＤの反応の活性化に必要なエネルギ
ーをグロー放電のプラズマによって得ているプラズマＣ
ＶＤ法によれば、成膜時にプラズマによる基板表面の損
傷が大きいため、ＦＥＴ等を作成した場合、相互コンダ
クタンスＧｍの劣化やＦＢＴ等の出力の低下が生じると
いう問題があった。
ーをグロー放電のプラズマによって得ているプラズマＣ
ＶＤ法によれば、成膜時にプラズマによる基板表面の損
傷が大きいため、ＦＥＴ等を作成した場合、相互コンダ
クタンスＧｍの劣化やＦＢＴ等の出力の低下が生じると
いう問題があった。
本発明は、叙上の従来例の欠点に鑑みてなされたもので
あり、その目的とするところは、プラズマ損傷による素
子特性の劣化を防止し、しかもステップカバレージが良
好で耐湿性にも優れたパッシベーション膜を有する半導
体装置を提供することにある。
あり、その目的とするところは、プラズマ損傷による素
子特性の劣化を防止し、しかもステップカバレージが良
好で耐湿性にも優れたパッシベーション膜を有する半導
体装置を提供することにある。
［課題を解決するための手段］
このため、本発明の半導体装置は、素子を形成された半
導体基板（半絶縁性基板を含む）の表面にＥＣＲプラズ
マＣＶＤ法によってＳｉＯ２からなる第一のパッシベー
ション膜を形成し、この第一のパッシベーション膜の上
にＥＣＲプラズマＣＶＤ法によってＳｉＮｘもしくはＳ
ｉＯｙＮｚからなる第二のパッシベーション膜を形成し
たことを特徴としている。
導体基板（半絶縁性基板を含む）の表面にＥＣＲプラズ
マＣＶＤ法によってＳｉＯ２からなる第一のパッシベー
ション膜を形成し、この第一のパッシベーション膜の上
にＥＣＲプラズマＣＶＤ法によってＳｉＮｘもしくはＳ
ｉＯｙＮｚからなる第二のパッシベーション膜を形成し
たことを特徴としている。
なお、上記ＳｉＮｘ中のＸは、ＳｉＮｘにおけるＳｉ原
子に対するＮ原子の原子数の比、ＳｉＯｙＮｚ中のｙ、
ｚは、それぞれＳｉＯｙＮｚにおけるＳｉ原子に対する
Ｏ原子とＮ原子の原子数の比である。
子に対するＮ原子の原子数の比、ＳｉＯｙＮｚ中のｙ、
ｚは、それぞれＳｉＯｙＮｚにおけるＳｉ原子に対する
Ｏ原子とＮ原子の原子数の比である。
［作用コ
本発明にあっては、第−及び第二のパッシベーション−
膜をＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ
法によって形成している。ＢＣＲプラズマＣＶＤ法は、
マイクロ波と磁場を印加して生じる電子サイクロトロン
共鳴を利用して低エネルギーで高密度プラズマを発生さ
せ、ガス分子をイオン化するものであり、そのためプラ
ズマ損傷を少なくすることができる。
膜をＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ
法によって形成している。ＢＣＲプラズマＣＶＤ法は、
マイクロ波と磁場を印加して生じる電子サイクロトロン
共鳴を利用して低エネルギーで高密度プラズマを発生さ
せ、ガス分子をイオン化するものであり、そのためプラ
ズマ損傷を少なくすることができる。
ＥＣＲプラズマＣＶＤ法によるＳｉＮｘ膜等は、半導体
基板の上に直接に成膜する場合には、ステップカバレー
ジがあまり良好ではないが、本発明によれば、半導体基
板を直接覆うパッシベーション膜としてＳｉ０ｇ膜を用
いているので、パッシベーション膜のステップカバレー
ジを良好にすることができる。さらに、この５ｉｎ２か
らなるパッシベーション膜の上を非常に耐湿性に富んだ
ＳｉＮｘもしくはＳｉＯｙＮｚからなるパッシベーショ
ン膜により覆っているので、耐湿性を向上させることが
できる。しかして、パッシベーション膜を上記二層構造
とすることにより、ステップカバレージが良好で、しか
も耐湿性に富んだパッシベーション膜を得ることができ
る。
基板の上に直接に成膜する場合には、ステップカバレー
ジがあまり良好ではないが、本発明によれば、半導体基
板を直接覆うパッシベーション膜としてＳｉ０ｇ膜を用
いているので、パッシベーション膜のステップカバレー
ジを良好にすることができる。さらに、この５ｉｎ２か
らなるパッシベーション膜の上を非常に耐湿性に富んだ
ＳｉＮｘもしくはＳｉＯｙＮｚからなるパッシベーショ
ン膜により覆っているので、耐湿性を向上させることが
できる。しかして、パッシベーション膜を上記二層構造
とすることにより、ステップカバレージが良好で、しか
も耐湿性に富んだパッシベーション膜を得ることができ
る。
［実施例］
以下、本発明の実施例を添付図に基づいて詳述する。
第１図には、表面に二層のパッシベーション膜３．４を
形成されたＧａＡｓ ＭＥＳＦＥＴ １の断面図を示し
である。このＧａＡｓ ＭＥＳＦＥＴＩにあっては、第
５図（ａ） （ｂ） （ｃ）に示した従来例と同じ工程
により、ソース部９及びドレイン部１０の上にソース及
びドレイン電極１１．１２を形成すると共にチャネル７
の上にゲート電極１３を形成されている。このため、従
来工程と同じ工程によって形成された部分には、第５図
（ａ） （ｂ） （ｃ）と同じ番号を施しである。この
後、各電極１１．１２．１３の上から半絶縁性ＧａＡｓ
基板２の全面にＥＣＲプラズマＣＶＤ法により、ステッ
プカバレージが非常に良好なＳｉＯ□からなるパッシベ
ーション膜３を形成し、さらに、その上にＥＣＲプラズ
マＣＶＤ法により、非常に耐湿性に富んだＳｉＮｘもし
くはＳｉＯｙＮｚからなるパッシベーション膜４を形成
しである。
形成されたＧａＡｓ ＭＥＳＦＥＴ １の断面図を示し
である。このＧａＡｓ ＭＥＳＦＥＴＩにあっては、第
５図（ａ） （ｂ） （ｃ）に示した従来例と同じ工程
により、ソース部９及びドレイン部１０の上にソース及
びドレイン電極１１．１２を形成すると共にチャネル７
の上にゲート電極１３を形成されている。このため、従
来工程と同じ工程によって形成された部分には、第５図
（ａ） （ｂ） （ｃ）と同じ番号を施しである。この
後、各電極１１．１２．１３の上から半絶縁性ＧａＡｓ
基板２の全面にＥＣＲプラズマＣＶＤ法により、ステッ
プカバレージが非常に良好なＳｉＯ□からなるパッシベ
ーション膜３を形成し、さらに、その上にＥＣＲプラズ
マＣＶＤ法により、非常に耐湿性に富んだＳｉＮｘもし
くはＳｉＯｙＮｚからなるパッシベーション膜４を形成
しである。
このように、本発明にあっては、パッシベーション膜３
，４をＳｉｎ□膜とＳｉＮｘ膜もしくはＳｉＯｙＮｚ膜
との二層構造とし、ステップカバレージのあまり良好で
ないＳｉＮｘ膜の下層にステップカバレージの良好なＳ
ｉＯ２膜を形成し、また、耐湿性のあまり良好でないＳ
ｉＯ□膜をＳｉＮｘ膜もしくはＳｉＯｙＮｚ膜で覆うこ
とによって耐湿性の良好なパッシベーション膜を得るこ
とかでき、素子特性の劣化を防止することかでざる。従
って、両パッシベーション膜３゜４は互いの欠点を補い
合い、ステラ・ブカバレージ及び耐湿性の良好なパッシ
ベーション膜が形成されている。しかも、パッシベーシ
ョン膜３，４を形成する方法として、ＥＣＲプラズマＣ
ＶＤ法を用いているので、半絶縁性ＧａＡｓ基板２のプ
ラズマ損傷が軽減され、ＧａＡｓ ＭＥＳＦＥＴＩの相
互コンダクタンスＧｎ＋の劣化を防止することができ、
またＦＥＴの出力を向上させることができる。
，４をＳｉｎ□膜とＳｉＮｘ膜もしくはＳｉＯｙＮｚ膜
との二層構造とし、ステップカバレージのあまり良好で
ないＳｉＮｘ膜の下層にステップカバレージの良好なＳ
ｉＯ２膜を形成し、また、耐湿性のあまり良好でないＳ
ｉＯ□膜をＳｉＮｘ膜もしくはＳｉＯｙＮｚ膜で覆うこ
とによって耐湿性の良好なパッシベーション膜を得るこ
とかでき、素子特性の劣化を防止することかでざる。従
って、両パッシベーション膜３゜４は互いの欠点を補い
合い、ステラ・ブカバレージ及び耐湿性の良好なパッシ
ベーション膜が形成されている。しかも、パッシベーシ
ョン膜３，４を形成する方法として、ＥＣＲプラズマＣ
ＶＤ法を用いているので、半絶縁性ＧａＡｓ基板２のプ
ラズマ損傷が軽減され、ＧａＡｓ ＭＥＳＦＥＴＩの相
互コンダクタンスＧｎ＋の劣化を防止することができ、
またＦＥＴの出力を向上させることができる。
第２図に示すものは、本発明の他例であり、表面を平坦
化したものである。すなわち、イオン注入によって半絶
縁性ＧａＡｓ基板２の表面に形成された高キャリア濃度
のソース部９及びドレイン部１０の上にソース及びドレ
イン電極１１．１２を形成すると共に低キヤリア濃度の
チャネル７の上にゲート電極１３を形成した（第５図（
ａ） （ｂ） （ｃ）参照）後、その上にＥＣＲプラズ
マＣＶＤ法によってＳｉｎ、からなるパッシベーション
膜３を形成している。その後、ＥＣＲプラズマＣＶＤ法
に特有のｉｎ ５ｉｔｕ法により、５ｉＯｚのパッシベ
ーション膜３の表面を平坦化する。ついで、平坦化され
たＳｉＯ□のパッシベーション膜３の上に、ＥＣＲプラ
ズマＣＶＤ法によってＳｉＮｘもしくはＳｉＯｙＮｚか
らなるパッシベーション膜４を数１０００人の膜厚に形
成している。この実施例の場合、ＳｉＮｘもしくはＳｉ
ＯｙＮｚのみでパッシベーション膜を形成し、その表面
を平坦化すると、その膜厚が１訓近くになるため、応力
によって半絶縁性ＧａＡｓ基板２に損傷を与えるが、こ
の実施例のようにＳｉＮｘもしくはＳｉＯｙＮｚのパッ
シベーション膜４と半絶縁性ＧａＡｓ基板２との間にＳ
ｉＯ□のパッシベーション膜３を置くことにより、半絶
縁性ＧａＡｓ基板２に加わる応力を小さくし、半絶縁性
ＧａＡｓ基板２の損傷を軽減することができる。
化したものである。すなわち、イオン注入によって半絶
縁性ＧａＡｓ基板２の表面に形成された高キャリア濃度
のソース部９及びドレイン部１０の上にソース及びドレ
イン電極１１．１２を形成すると共に低キヤリア濃度の
チャネル７の上にゲート電極１３を形成した（第５図（
ａ） （ｂ） （ｃ）参照）後、その上にＥＣＲプラズ
マＣＶＤ法によってＳｉｎ、からなるパッシベーション
膜３を形成している。その後、ＥＣＲプラズマＣＶＤ法
に特有のｉｎ ５ｉｔｕ法により、５ｉＯｚのパッシベ
ーション膜３の表面を平坦化する。ついで、平坦化され
たＳｉＯ□のパッシベーション膜３の上に、ＥＣＲプラ
ズマＣＶＤ法によってＳｉＮｘもしくはＳｉＯｙＮｚか
らなるパッシベーション膜４を数１０００人の膜厚に形
成している。この実施例の場合、ＳｉＮｘもしくはＳｉ
ＯｙＮｚのみでパッシベーション膜を形成し、その表面
を平坦化すると、その膜厚が１訓近くになるため、応力
によって半絶縁性ＧａＡｓ基板２に損傷を与えるが、こ
の実施例のようにＳｉＮｘもしくはＳｉＯｙＮｚのパッ
シベーション膜４と半絶縁性ＧａＡｓ基板２との間にＳ
ｉＯ□のパッシベーション膜３を置くことにより、半絶
縁性ＧａＡｓ基板２に加わる応力を小さくし、半絶縁性
ＧａＡｓ基板２の損傷を軽減することができる。
第３図に示すものは、本発明のさらに他例である。この
ＧａＡｓ ＭＥＳＦＥＴ２１にあっては、第６図（ａ）
（ｂ） （ｃ）に示した従来例と同じ工程により、半絶
縁性ＧａＡｓ基板２２の表面にエピタキシャル層２３を
形成し、このエピタキシャル層２３をメサエッチングす
ることによって半絶縁性ＧａＡｓ基板２２の表面に素子
領域を形成した後、素子領域の表面にソース及びドレイ
ン電極２４．２５を形成し、ソース及びドレイン電極２
４．２５間に形成されたリセス部２θ内にゲート電極２
７を形成している。
ＧａＡｓ ＭＥＳＦＥＴ２１にあっては、第６図（ａ）
（ｂ） （ｃ）に示した従来例と同じ工程により、半絶
縁性ＧａＡｓ基板２２の表面にエピタキシャル層２３を
形成し、このエピタキシャル層２３をメサエッチングす
ることによって半絶縁性ＧａＡｓ基板２２の表面に素子
領域を形成した後、素子領域の表面にソース及びドレイ
ン電極２４．２５を形成し、ソース及びドレイン電極２
４．２５間に形成されたリセス部２θ内にゲート電極２
７を形成している。
このため、従来工程と同じ工程によって形成された部分
には、第６図（ａ） （ｂ） （ｃ）と同じ番号を施し
である。この後、半絶縁性ＧａＡｓ基板２２の表面にＥ
ＣＲプラズマＣＶＤ法によりＳｉＯ□からなるパッシベ
ーション膜３を形成し、その上にＥＣＲプラズマＣＶＤ
法によりＳｉＮｘもしくはＳｉＯｙＮｚからなるパッシ
ベーション膜４を形成している。
には、第６図（ａ） （ｂ） （ｃ）と同じ番号を施し
である。この後、半絶縁性ＧａＡｓ基板２２の表面にＥ
ＣＲプラズマＣＶＤ法によりＳｉＯ□からなるパッシベ
ーション膜３を形成し、その上にＥＣＲプラズマＣＶＤ
法によりＳｉＮｘもしくはＳｉＯｙＮｚからなるパッシ
ベーション膜４を形成している。
第４図は、本発明のさらに他例であり、第３図の実施例
と同様の工程を経て製作されたものであるが、５ｉｎ２
からなるパッシベーション膜３の表面をｉｎ ５ｉｔｕ
法により平坦化したものである。
と同様の工程を経て製作されたものであるが、５ｉｎ２
からなるパッシベーション膜３の表面をｉｎ ５ｉｔｕ
法により平坦化したものである。
上記各実施例では、ＧａＡｓ ＭＥＳＦＥＴについて説
明したが、本発明はこれ以外にも実施することができる
。例えば、ＭＥＳＦＥＴやホール素子、ＨＥＭＴ等の■
−Ｖ化合物半導体素子、あるいはＳｉ系の半導体装置に
も実施することができる。
明したが、本発明はこれ以外にも実施することができる
。例えば、ＭＥＳＦＥＴやホール素子、ＨＥＭＴ等の■
−Ｖ化合物半導体素子、あるいはＳｉ系の半導体装置に
も実施することができる。
［発明の効果］
本発明によれば、各パッシベーション膜をＥＣＲプラズ
マＣＶＤ法によって成膜することにより、基板のプラズ
マ損傷を小さくすることができ、例えばＭＥＳＦＥＴ等
の相互コンダクタンスＧｍの劣化を抑制してＤＣ特性を
良好にすることができ、またＭＥＳＦＥＴ等の出力を増
大させてＲＦ特性を良好にすることができる。また、パ
ッシベーション膜の第−層はＳｉｎｇにより形成されて
いるので、半導体基板へのステップカバレージを良好に
することができ、さらに、ＳｉＮｘもしくはＳｉＯｙＮ
ｚのパッシベーション膜と半導体基板との間にＳ ｉｏ
２のパッシベーション膜が形成されているので、ＳｉＮ
ｘもしくはＳｉＯｙＮｚ膜から半導体基板に加わる応力
を緩和することができる。
マＣＶＤ法によって成膜することにより、基板のプラズ
マ損傷を小さくすることができ、例えばＭＥＳＦＥＴ等
の相互コンダクタンスＧｍの劣化を抑制してＤＣ特性を
良好にすることができ、またＭＥＳＦＥＴ等の出力を増
大させてＲＦ特性を良好にすることができる。また、パ
ッシベーション膜の第−層はＳｉｎｇにより形成されて
いるので、半導体基板へのステップカバレージを良好に
することができ、さらに、ＳｉＮｘもしくはＳｉＯｙＮ
ｚのパッシベーション膜と半導体基板との間にＳ ｉｏ
２のパッシベーション膜が形成されているので、ＳｉＮ
ｘもしくはＳｉＯｙＮｚ膜から半導体基板に加わる応力
を緩和することができる。
第１図は本発明の一実施例を示す断面図、第２図は本発
明の別な実施例を示す断面図、第３図は本発明のさらに
他側を示す断面図、第４図は本発明のさらに別な実施例
を示す断面図、第５図（ａ）（ｂ） （ｃ） （ｄ）は
従来例の製造工程を示す断面図、第６図（ａ） （ｂ）
（ｃ） （ｄ）は別な従来例の製造工程を示す断面図
である。 １ 、２１−ＧａＡｓ ＭＥＳＦＥＴ ２．２２・・・半絶縁性ＧａＡｓ基板 ３・・・５ｉｎｓからなるパッシベーション膜４・・・
ＳｉＮｘ、 Ｓ＋０ｙＮｚからなるパッシベーション膜
第４図 ２６
明の別な実施例を示す断面図、第３図は本発明のさらに
他側を示す断面図、第４図は本発明のさらに別な実施例
を示す断面図、第５図（ａ）（ｂ） （ｃ） （ｄ）は
従来例の製造工程を示す断面図、第６図（ａ） （ｂ）
（ｃ） （ｄ）は別な従来例の製造工程を示す断面図
である。 １ 、２１−ＧａＡｓ ＭＥＳＦＥＴ ２．２２・・・半絶縁性ＧａＡｓ基板 ３・・・５ｉｎｓからなるパッシベーション膜４・・・
ＳｉＮｘ、 Ｓ＋０ｙＮｚからなるパッシベーション膜
第４図 ２６
Claims (1)
- （１）素子を形成された半導体基板の表面にＥＣＲプラ
ズマＣＶＤ法によってＳｉＯ＿２からなる第一のパッシ
ベーション膜を形成し、この第一のパッシベーション膜
の上にＥＣＲプラズマＣＶＤ法によってＳｉＮ＿ｘもし
くはＳｉＯ＿ｙＮ＿ｚからなる第二のパッシベーション
膜を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32754789A JPH03188632A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32754789A JPH03188632A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188632A true JPH03188632A (ja) | 1991-08-16 |
Family
ID=18200293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32754789A Pending JPH03188632A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188632A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557141A (en) * | 1992-06-13 | 1996-09-17 | Sanyo Electric Co., Ltd. | Method of doping, semiconductor device, and method of fabricating semiconductor device |
| KR100716904B1 (ko) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체 장치의 보호막 및 그 제조 방법 |
| JP2015087509A (ja) * | 2013-10-30 | 2015-05-07 | 日本電信電話株式会社 | 光導波路の作製方法 |
-
1989
- 1989-12-18 JP JP32754789A patent/JPH03188632A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557141A (en) * | 1992-06-13 | 1996-09-17 | Sanyo Electric Co., Ltd. | Method of doping, semiconductor device, and method of fabricating semiconductor device |
| KR100716904B1 (ko) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체 장치의 보호막 및 그 제조 방법 |
| JP2015087509A (ja) * | 2013-10-30 | 2015-05-07 | 日本電信電話株式会社 | 光導波路の作製方法 |
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