JPH0318889Y2 - - Google Patents
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- JPH0318889Y2 JPH0318889Y2 JP8352681U JP8352681U JPH0318889Y2 JP H0318889 Y2 JPH0318889 Y2 JP H0318889Y2 JP 8352681 U JP8352681 U JP 8352681U JP 8352681 U JP8352681 U JP 8352681U JP H0318889 Y2 JPH0318889 Y2 JP H0318889Y2
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Description
【考案の詳細な説明】
本考案は、各種の分析計や指示調節計等におい
てゼロ調整と感度(スパン)調整とを行うための
ゼロ、スパン調整回路に関する。[Detailed Description of the Invention] The present invention relates to a zero and span adjustment circuit for performing zero adjustment and sensitivity (span) adjustment in various analyzers, indicating controllers, and the like.
この種のゼロ、スパン調整回路は、第6図に模
式的に示しているように、基本的には、入力電圧
EINにゼロ調整用電圧e1を加えることによつて該
入力電圧EINに対するゼロ調整を行うゼロ調整用
電圧付加手段Xを設けると共に、前記入力電圧
EINとゼロ調整用電圧e1との和の電圧(EIN+e1)
を圧縮する(β倍する:0≦β≦1)ことによつ
てスパン調整した電圧EOUTを出力するスパン調整
用電圧圧縮手段Yとを設けて構成されている。 As schematically shown in Figure 6, this type of zero and span adjustment circuit basically uses input voltage
A zero-adjustment voltage adding means X is provided for zero-adjusting the input voltage E IN by adding a zero-adjustment voltage e1 to E IN ;
The voltage that is the sum of E IN and zero adjustment voltage e 1 (E IN + e 1 )
(multiply by β: 0≦β≦1) to output a span-adjusted voltage E OUT .
而して、かかるゼロ、スパン調整回路として、
従来は、ゼロ、スパン調整をアナログ的に行うよ
うに構成されたものと、デイジタル的に行うよう
に構成されたものとが知られている。 Therefore, as such a zero and span adjustment circuit,
Conventionally, there are known devices configured to perform zero and span adjustments in an analog manner and devices configured to perform digital adjustments.
即ち、第7図は、アナログ方式によるゼロ、ス
パン調整回路を示し、図中、E1,E2は基準電源
電圧、R1はゼロ調整用ボリユームであつて、こ
れらは前記ゼロ調整用電圧付加手段Xを構成し、
また、R2はスパン調整用ボリユームであつて、
これは前記スパン調整用電圧圧縮手段Yを構成す
る。いま、ゼロ調整用ボリユームR1の可変端子
の位置をα(0〜1)、スパン調整用ボリユーム
R2の可変端子の位置をβ(0〜1)とすると、入
力電圧EINと出力電圧EOUTとの関係は、EOUT=
{EIN+E1−(E1+E2)α}×β…(1)で表せる。 That is, FIG. 7 shows a zero and span adjustment circuit using an analog method. In the figure, E 1 and E 2 are reference power supply voltages, R 1 is a zero adjustment volume, and these are the zero adjustment voltage addition circuits. constitutes means X;
In addition, R 2 is a span adjustment volume,
This constitutes the voltage compression means Y for span adjustment. Now, set the variable terminal position of the zero adjustment volume R1 to α (0 to 1), and the span adjustment volume
If the position of the variable terminal of R 2 is β (0 to 1), the relationship between the input voltage E IN and the output voltage E OUT is E OUT =
It can be expressed as {E IN +E 1 −(E 1 +E 2 )α}×β...(1).
この(1)式から、ゼロ調整用ボリユームR1を操
作してαを変化させることによりゼロ調整を行う
ことができること、および、スパン調整用ボリユ
ームR2を操作してβを変化させることによりス
パン調整を行うことができること、が容易に理解
される。 From this equation (1), we can see that zero adjustment can be performed by operating the zero adjustment volume R 1 to change α, and that by operating the span adjustment volume R 2 and changing β, the span can be adjusted. It will be readily appreciated that adjustments can be made.
しかしながら、この従来構成に係るアナログ方
式によるゼロ、スパン調整回路においては、
(ア) 調整精度が、主として各ボリユームR1,R2
の直線性、分解能、安定性に依存するため、精
度の向上を図るためには、非常に高価なボリユ
ームが必要となりコストアツプにつながる、
(イ) 各ボリユームR1,R2の可動部分が摩耗し易
くて寿命が短い、
(ウ) ゼロ、スパンの調整を行うに際しては、各ボ
リユームR1,R2を機械的に回動操作する必要
があるため、外部からの制御信号によつてゼ
ロ、スパン調整を行わせるようにすることが困
難である、
等の種々の欠点がある。 However, in this analog-based zero and span adjustment circuit according to the conventional configuration, (a) the adjustment accuracy mainly depends on each volume R 1 , R 2
Because the linearity, resolution, and stability of each volume depend on the (c) When adjusting zero and span, it is necessary to mechanically rotate each volume R 1 and R 2 , so zero and span can be adjusted by external control signals. There are various disadvantages such as difficulty in making adjustments.
一方、第8図は、デイジタル方式によるゼロ、
スパン調整回路を示し、図中、Eは基準電源電
圧、DA1はゼロ調整用デイジタル/アナログ変換
器であつて、これらは前記ゼロ調整用電圧付加手
段Xを構成し、また、DA2はスパン調整用デイジ
タル/アナログ変換器であつて、これは前記スパ
ン調整用電圧圧縮手段Yを構成する。 On the other hand, Fig. 8 shows the digital zero,
A span adjustment circuit is shown, in which E is a reference power supply voltage, DA 1 is a zero adjustment digital/analog converter, which constitutes the zero adjustment voltage adding means X, and DA 2 is a span adjustment circuit. A digital/analog converter for adjustment constitutes the voltage compression means Y for span adjustment.
つまり、前記基準電源電圧Eはゼロ調整用デイ
ジタル/アナログ変換器DA1によつてデイジタル
的に制御され、そして、その制御により得られた
ゼロ調整用電圧が入力電圧EINに加算されること
により、ゼロ調整が行われる。更に、前記ゼロ調
整用デイジタル/アナログ変換器DA1から出力さ
れたゼロ調整用電圧と入力電圧EINとの加算電圧
がスパン調整用デイジタル/アナログ変換器DA2
によつてデイジタル的に圧縮制御されて、出力電
圧EOUTのスパン調整が行われる。なお、図中、
VDD,−VDDは印加電圧、DZ1,…,DZNはゼロ制御
用デイジタル信号、DS1,…,DSNはスパン制御デ
イジタル信号である。 That is, the reference power supply voltage E is digitally controlled by the zero adjustment digital/analog converter DA 1 , and the zero adjustment voltage obtained by this control is added to the input voltage E IN . , zero adjustment is performed. Furthermore, the sum voltage of the zero adjustment voltage output from the zero adjustment digital/analog converter DA 1 and the input voltage E IN is added to the span adjustment digital/analog converter DA 2.
The output voltage E OUT is digitally compressed and controlled by the E OUT to adjust the span of the output voltage E OUT . In addition, in the figure,
V DD , -V DD are applied voltages, D Z1 , ..., D ZN are zero control digital signals, and D S1 , ..., D SN are span control digital signals.
ところが、この従来構成に係るデイジタル方式
によるゼロ、スパン調整回路においても、
(エ) 各デイジタル/アナログ変換器DA1,DA2中
には能動素子が入つているので、入力電圧EIN
が低い場合には、能動素子の特性上、直線性が
悪くなる、
(オ) 従つて、調整精度を向上させるために、各デ
イジタル/アナログ変換器DA1,DA2の前記直
線性や分解能を高めようとすると、必然的に大
幅なコストアツプを招く、
(カ) 各デイジタル/アナログ変換器DA1,DA2
は、それに使用する素子によつては片極性しか
得られないことがあり、その場合には調整範囲
が狭くなる、
(キ) 各デイジタル/アナログ変換器DA1,DA2専
用の別電源が必要となる、
等の種々の欠点がある。 However, even in this conventional digital zero and span adjustment circuit, (d) each digital/analog converter DA 1 and DA 2 includes an active element, so the input voltage E IN
(e) Therefore, in order to improve the adjustment accuracy, the linearity and resolution of each digital/analog converter DA 1 and DA 2 should be improved. (f) Each digital/analog converter DA 1 , DA 2
Depending on the elements used, only one polarity may be obtained, in which case the adjustment range will be narrow. (g) A separate power supply is required for each digital/analog converter DA 1 and DA 2 . There are various drawbacks such as .
そこで、本考案は、上記したような各従来装置
における種々の欠点を解消し得る、新規かつ有用
なゼロ、スパン調整回路を開発・提供せんとする
点に、その目的がある。 Therefore, an object of the present invention is to develop and provide a new and useful zero and span adjustment circuit that can eliminate the various drawbacks of the conventional devices as described above.
以下、本考案に係るゼロ、スパン調整回路の具
体的な一実施例を図面(第1図ないし第5図)に
基づいて説明する。
Hereinafter, a specific embodiment of the zero and span adjustment circuit according to the present invention will be described with reference to the drawings (FIGS. 1 to 5).
第1図において、Xは、入力電圧EIN(例えば、
センサーに対して設けられたアンプからの出力電
圧)にゼロ調整用電圧e1を加えることにより該入
力電圧EINに対するゼロ調整を行うゼロ調整用電
圧付加手段Xを示し、互いに直列接続されると共
にその間の電圧が0に設定されている2つの基準
電源1,2(この例では、夫々同じ電圧Eである
が、互いに異なる電圧でも可)と、その基準電源
1,2の両端における電圧+E,−Eを比較的高
い周波数で交互にスイツチングする第1のスイツ
チング素子3と、その第1スイツチング素子3を
介して得られるパルス状の電圧を平均化して該平
均化電圧を前記ゼロ調整用電圧e1として前記入力
電圧EINに加えるべく出力する第1の平均化回路
4(この例では、抵抗R1とコンデンサC1とから
成る平滑回路)とで構成されている。 In FIG. 1, X is the input voltage E IN (e.g.
The zero adjustment voltage adding means X performs zero adjustment for the input voltage EIN by adding the zero adjustment voltage e1 to the output voltage from an amplifier provided for the sensor. Two reference power supplies 1 and 2 between which the voltage is set to 0 (in this example, they are the same voltage E, but different voltages are also possible), and the voltage +E at both ends of the reference power supplies 1 and 2, A first switching element 3 alternately switches -E at a relatively high frequency, and the pulsed voltage obtained through the first switching element 3 is averaged and the averaged voltage is used as the zero adjustment voltage e. 1 and a first averaging circuit 4 (in this example, a smoothing circuit consisting of a resistor R 1 and a capacitor C 1 ) which outputs an output to be added to the input voltage E IN as 1.
また、Yは、前記入力電圧EINと前記ゼロ調整
用電圧付加手段Xにより加えられたゼロ調整用電
圧e1との和の電圧(EIN+e1)を圧縮することに
よつてスパン調整した電圧EOUTを出力するスパン
調整用電圧圧縮手段を示し、前記和の電圧(EIN
+e1)を比較的高い周波数で交互にスイツチング
する第2のスイツチング素子5と、その第2スイ
ツチング素子5を介して得られるパルス状の電圧
を平均化することにより圧縮して該圧縮電圧をス
パン調整後の電圧として出力する第2の平均化回
路6(この例では、抵抗R2とコンデンサC2とか
ら成る平滑回路で構成されている)とで構成され
ている。 Further, Y is span adjusted by compressing the sum voltage (E IN + e 1 ) of the input voltage E IN and the zero adjustment voltage e 1 added by the zero adjustment voltage adding means X. The voltage compression means for span adjustment that outputs the voltage E OUT is shown, and the sum voltage (E IN
+e 1 ) is alternately switched at a relatively high frequency, and the pulsed voltage obtained through the second switching element 5 is compressed by averaging and the compressed voltage is spanned. It is composed of a second averaging circuit 6 (in this example, it is composed of a smoothing circuit consisting of a resistor R 2 and a capacitor C 2 ) which outputs the adjusted voltage.
なお、前記両スイツチング素子3,5として
は、半導体式のものを利用するのが望ましい。例
えば、これらスイツチング素子3,5は、後で説
明する第4図に示す回路と共に低消費電力のC−
MOSICで構成することができる。 It is preferable to use semiconductor type switching elements 3 and 5 as the switching elements 3 and 5. For example, these switching elements 3 and 5 can be used together with the circuit shown in FIG.
Can be configured with MOSIC.
いま、前記第1スイツチング素子3を、周期
TZ秒のうちtZ1秒オン側に、tZ2秒オフ側に投入す
るように動作させると、第1平均化回路4に入力
段される電圧は、第2図において実線で示すよう
な変化を示すものとなるが、この第1平均化回路
4により平均化されて出力される電圧(つまり、
前記入力電圧EINに対して付加されるゼロ調整用
電圧)e1は、第2図において点線で示すようにな
る。つまり、その出力電圧e1は、
e1=tZ1/TZ×ETtZ2/TZ×(−E)
=tZ1−tZ2/TZ×E
=TZ−2tZ2/TZ×E
=(1−2tZ2/TZ)×E ……(2)
で表されるから、この(2)式において、tZ2/TZを
0〜1の範囲で変化させると、第1平均化回路4
からの出力電圧e1は、+E〜−Eの範囲で変化す
ることが明らかである。従つて、前記第1スイツ
チング素子3のオン/オフ時間比(デユーテイ
比)を制御してtZ2/TZを適宜の値に設定するこ
とにより、ゼロ調整が可能であることが判る。 Now, the first switching element 3 is
When the voltage is input to the on side for t Z1 seconds and to the off side for t Z2 seconds out of T Z seconds, the voltage input to the first averaging circuit 4 changes as shown by the solid line in Fig. 2. The voltage averaged and output by this first averaging circuit 4 (that is,
The zero adjustment voltage ( e1 ) added to the input voltage EIN is shown by a dotted line in FIG. In other words, the output voltage e 1 is: e 1 = t Z1 / T Z × ETt Z2 / T Z × (-E) = t Z1 − t Z2 / T Z × E = T Z −2t Z2 / T Z × E = (1-2t Z2 /T Z ) × E ...(2) Therefore, in this equation (2), if t Z2 /T Z is varied in the range of 0 to 1, the first averaging circuit 4
It is clear that the output voltage e 1 from varies in the range +E to -E. Therefore, it can be seen that zero adjustment is possible by controlling the on/off time ratio (duty ratio) of the first switching element 3 and setting t Z2 /T Z to an appropriate value.
また、前記第2スイツチング素子5を、上記第
1スイツチング素子3と同様にして、周期TS秒
のうちtS1秒オン側に、tS2秒オフ側に投入するよ
うに動作させると、第2平均化回路6に入力段さ
れる電圧は、第3図において実線で示すような変
化を示すものとなるが、この第2平均化回路6に
より平均化されて出力される電圧EOUTは、第3図
において点線で示すようになる。つまり、その第
2平均化回路6からの出力電圧EOUTは、
EOUT=(EIN+e1)×tS1/TS
+0×tS2/TS
=(EIN+e1)×tS1/TS ……(3)
で表されることが明らかであり、この(3)式から、
第2平均化回路6からの出力電圧EOUTは、上記し
たゼロ調整後の電圧(EIN+e1)をtS1/TS倍に圧
縮したものになることが判る。従つて、前記第2
スイツチング素子5のオン/オフ時間比(デユー
テイ比)を制御してtS1/TSを適宜の値に制御す
ることによつて、スパン調整を行うことができ
る。 In addition, when the second switching element 5 is operated in the same way as the first switching element 3 to turn on for t S1 seconds and turn off for t S2 seconds out of a period of T S seconds, the second switching element 5 turns on. The voltage input to the averaging circuit 6 changes as shown by the solid line in FIG. 3, but the voltage E OUT averaged and output by the second averaging circuit 6 is This is shown by the dotted line in Figure 3. In other words, the output voltage E OUT from the second averaging circuit 6 is E OUT = (E IN + e 1 ) x t S1 /T S +0 x t S2 / T S = (E IN + e 1 ) x t S1 / It is clear that T S is expressed by (3), and from this equation (3),
It can be seen that the output voltage E OUT from the second averaging circuit 6 is obtained by compressing the above-mentioned zero-adjusted voltage (E IN +e 1 ) times t S1 / TS . Therefore, the second
Span adjustment can be performed by controlling the on/off time ratio (duty ratio) of the switching element 5 to control t S1 /T S to an appropriate value.
ここで、上記第1図の回路におけるゼロ、スパ
ン調整の関係式をひとつの式で表せば、前記(3)式
に前記(2)式を代入して、
EOUT={EIN+(1−2α′)E}×β′ ……(4)
(但し、α′=tZ2/TZ,β′=tS1/TS)となる。 Here, if the relational expression for zero and span adjustment in the circuit shown in Fig. 1 is expressed in one equation, by substituting the above equation (2) into the above equation (3), E OUT = {E IN + (1 -2α')E}×β'...(4) (However, α'=t Z2 /T Z , β'=t S1 /T S ).
なお、前記両スイツチング素子3,5のスイツ
チング動作の制御は、例えばワンシヨツト回路を
用いて行わせることもできるが、その場合にはア
ナログ的な制御となるために精度的にはあまり良
くなく、従つて、第4図に例示するようなデイジ
タル制御回路を用いるのが望ましい。 The switching operations of the switching elements 3 and 5 can also be controlled using, for example, a one-shot circuit, but in that case, the control is analog-based and the accuracy is not very good. Therefore, it is desirable to use a digital control circuit as illustrated in FIG.
この第4図において、7は発振器、8はI/N
分周器、9はプリセツトカウンター、10はフリ
ツププロツプである。この回路においては、発振
器7の発振信号を分周器8によりI/N分周し、
その分周された信号の立ち上がりにより、プリセ
ツトカウンター9のプリセツトとフリツプフロツ
プ10のセツトとを行う。プリセツトが行われる
と、プリセツトカウンター9が発振器7からの発
振信号のカウントを開始する。そして、そのカウ
ント値がプリセツトカウンター9の最大値(プリ
セツト値)になるとキヤリーアウト信号が発せら
れ、フリツプフロツプ10がリセツトされる。つ
まり、前記プリセツト値を適宜調整することによ
り、キヤリーアウト信号の発せられるタイミング
を任意にコントロールでき、これにより、フリツ
プフロツプ10のセツト、リセツト時間を制御で
きる。従つて、フリツプフロツプ10の出力端子
Qに現れる信号で前記スイツチング素子3または
5のスイツチング動作を制御すれば、前記(2),
(3),(4)式におけるα′(tZ2/TZ)またはβ′(=tS1
/
TS)をデイジタル的に制御できる。なお、第5
図は第4図の回路における各部の信号波形を示し
ている。 In this figure 4, 7 is an oscillator, 8 is an I/N
9 is a frequency divider, 9 is a preset counter, and 10 is a flip-flop. In this circuit, the oscillation signal of the oscillator 7 is divided by I/N by the frequency divider 8,
The rise of the frequency-divided signal causes the preset counter 9 to be preset and the flip-flop 10 to be set. When the preset is performed, the preset counter 9 starts counting the oscillation signal from the oscillator 7. When the count value reaches the maximum value (preset value) of the preset counter 9, a carry-out signal is generated and the flip-flop 10 is reset. That is, by appropriately adjusting the preset value, the timing at which the carry-out signal is issued can be arbitrarily controlled, and thereby the set and reset times of the flip-flop 10 can be controlled. Therefore, if the switching operation of the switching element 3 or 5 is controlled by the signal appearing at the output terminal Q of the flip-flop 10, the above (2),
α′(t Z2 /T Z ) or β′(=t S1
/
T S ) can be controlled digitally. In addition, the fifth
The figure shows signal waveforms at various parts in the circuit of FIG. 4.
以上詳述したところから明らかなように、本考
案に係るゼロ、スパン調整回路によれば、入力電
圧にゼロ調整用電圧を加えることにより前記入力
電圧に対するゼロ調整を行うゼロ調整用電圧付加
手段を、基準電源の電圧とこの基準電源の反対の
極性を持つ基準電源の電圧とを比較的高い周波数
で交互にスイツチングする第1のスイツチング素
子と、この第1のスイツチング素子を介して得ら
れるパルス状の電圧を平均化し、そのときの平均
化電圧を前記ゼロ調整用電圧として前記入力電圧
に加えるべく出力する第1の平均化回路とで構成
し、前記第1のスイツチング素子のオン/オフ時
間比を調整することによりゼロ調整を行うと共
に、前記スパン調整用電圧圧縮手段を、前記入力
電圧と前記ゼロ調整用電圧付加手段により加えら
れたゼロ調整用電圧との和の電圧と基準点の電圧
とを比較的高い周波数で交互にスイツチングする
第2のスイツチング素子と、この第2のスイツチ
ング素子を介して得られるパルス状の電圧を平均
化することにより圧縮し、そのときの圧縮電圧を
スパン調整後の電圧として出力する第2平均化回
路とで構成し、前記第2のスイツチング素子のオ
ン/オフ時間比を調整することによりスパン調整
を行うようにしているので、
前記(2),(3),(4)式から理解できるように、ス
イツチング素子のオン/オフ時間比の調整によ
つてのみゼロ、スパン調整が可能であり、従つ
て、調整精度を向上させるためには、スイツチ
ング素子を制御する回路の分解能を上げさえす
ればよく、比較的低モストの部品で高い精度を
得ることが可能である。また、調整精度はスイ
ツチング素子のオン/オフ時間比のみに依存
し、周期は極端に長くないかぎり精度に影響を
与えないので、スイツチング素子を制御する回
路に用いる発振器としては安価なものが使用で
き、この点でもコスト的に有利である、
スイツチング素子は、例えば前記第4図に例
示したような回路からの信号により動作させる
ことができ、従つて、外部からの制御信号を与
えることによつて、ゼロ、スパン調整を外部か
ら容易に制御することができる、
スイツチング素子およびそれに対する制御回
路を含めて、低消費電力のC−MOSICで構成
することも可能であるから、バツテリー駆動に
よつて動作させることができる。また、従来の
ように別途に専用電源を設ける必要もない、
D/A変換器を用いた従来回路では、デイジ
タル制御するための制御スイツチのオン抵抗が
問題となることがあるが、本考案回路では、前
記(2),(3),(4)式から理解されるように、スイツ
チング素子の抵抗は精度に影響を与えることが
少ない、
D/A変換器を用いた従来回路と異なり、本
考案回路は能動素子を使用していないので、入
力電圧が低い場合でも直線性が良好であり、ま
た、オフセツトが発生することもない、
スイツチング素子を半導体で構成することに
より長寿命化が図れる、
等といつた、従来装置における欠点を解消し得る
実用上極めて優れた効果が発揮される。 As is clear from the detailed description above, the zero and span adjustment circuit according to the present invention includes a zero adjustment voltage adding means that performs zero adjustment to the input voltage by adding a zero adjustment voltage to the input voltage. , a first switching element that alternately switches the voltage of the reference power supply and the voltage of the reference power supply having the opposite polarity to the reference power supply at a relatively high frequency; and a pulse-like signal obtained through the first switching element. and a first averaging circuit that averages the voltage of the switching element and outputs the averaged voltage at that time to be added to the input voltage as the zero adjustment voltage, and the on/off time ratio of the first switching element At the same time, the span adjustment voltage compression means is adjusted to a voltage of the sum of the input voltage and the zero adjustment voltage applied by the zero adjustment voltage adding means, and a reference point voltage. A second switching element alternately switches the voltage at a relatively high frequency, and the pulsed voltage obtained through this second switching element is compressed by averaging, and the compressed voltage at that time is subjected to span adjustment. and a second averaging circuit that outputs a voltage of , As can be understood from equation (4), zero and span adjustment is possible only by adjusting the on/off time ratio of the switching element. Therefore, in order to improve the adjustment accuracy, it is necessary to control the switching element. All that is required is to increase the resolution of the circuit that performs the process, and it is possible to obtain high accuracy with relatively low-cost components. In addition, since the adjustment accuracy depends only on the on/off time ratio of the switching element, and the cycle does not affect accuracy unless it is extremely long, an inexpensive oscillator can be used in the circuit that controls the switching element. , which is also advantageous in terms of cost. The switching element can be operated, for example, by a signal from a circuit as illustrated in FIG. , zero, and span adjustment can be easily controlled from the outside.The switching element and its control circuit can also be configured with a low-power C-MOSIC, so it can be operated by battery power. can be done. In addition, in conventional circuits using D/A converters, which do not require a separate dedicated power supply, the on-resistance of the control switch for digital control may be a problem, but the present circuit As can be understood from equations (2), (3), and (4) above, the resistance of the switching element has little effect on accuracy, unlike conventional circuits using D/A converters. Since the devised circuit does not use active elements, it has good linearity even when the input voltage is low, and no offset occurs. By configuring the switching elements with semiconductors, the lifespan can be extended. It is possible to overcome the drawbacks of conventional devices, such as the above, and to achieve extremely excellent practical effects.
第1図ないし第5図は本考案の一実施例を説明
するためのものであつて、第1図は本考案に係る
ゼロ、スパン調整回路を示す回路図であり、第2
図および第3図は、夫々、その要部の動作説明図
であり、第4図は第1図の実施例回路におけるス
イツチング素子を動作させるための一回路例を示
す回路図であり、また、第5図は第4図の回路の
各部における波形図を示している。そして、第6
図ないし第8図は本考案の技術的背景ならびに従
来問題を説明するためのものであつて、第6図は
一般的なゼロ、スパン調整回路の基本的構成を示
す模式図であり、第7図および第8図は夫々従来
構成のゼロ、スパン調整回路を示している。
X……ゼロ調整用電圧付加手段、EIN……入力
電圧、e1……ゼロ調整用電圧、Y……スパン調整
用電圧圧縮手段、EOUT……出力電圧、1,2……
基準電源、3……第1スイツチング素子、4……
第1平均化回路、5……第2スイツチング素子、
6……第2平均化回路。
1 to 5 are for explaining one embodiment of the present invention, and FIG. 1 is a circuit diagram showing a zero and span adjustment circuit according to the present invention, and FIG.
3 and 3 are respectively explanatory diagrams of the operation of the main parts thereof, and FIG. 4 is a circuit diagram showing an example of a circuit for operating the switching element in the embodiment circuit of FIG. 1, and FIG. FIG. 5 shows waveform diagrams at various parts of the circuit of FIG. 4. And the sixth
8 to 8 are for explaining the technical background of the present invention and conventional problems, and FIG. 6 is a schematic diagram showing the basic configuration of a general zero and span adjustment circuit, and FIG. 8 and 8 respectively show zero and span adjustment circuits of conventional configurations. X... Voltage addition means for zero adjustment, E IN ... Input voltage, e 1 ... Voltage for zero adjustment, Y... Voltage compression means for span adjustment, E OUT ... Output voltage, 1, 2...
Reference power supply, 3... First switching element, 4...
first averaging circuit, 5... second switching element,
6...Second averaging circuit.
Claims (1)
前記入力電圧に対するゼロ調整を行うゼロ調整用
電圧付加手段と、前記入力電圧とゼロ調整用電圧
との和の電圧を圧縮することによりスパン調整し
た電圧を出力するスパン調整用電圧圧縮手段とを
備えてなるゼロ、スパン調整回路において、前記
ゼロ調整用電圧付加手段を、基準電源の電圧とこ
の基準電源の反対の極性を持つ基準電源の電圧と
を比較的高い周波数で交互にスイツチングする第
1のスイツチング素子と、この第1のスイツチン
グ素子を介して得られるパルス状の電圧を平均化
し、そのときの平均化電圧を前記ゼロ調整用電圧
として前記入力電圧に加えるべく出力する第1の
平均化回路とで構成し、前記第1のスイツチング
素子のオン/オフ時間比を調整することによりゼ
ロ調整を行うと共に、前記スパン調整用電圧圧縮
手段を、前記入力電圧と前記ゼロ調整用電圧付加
手段により加えられたゼロ調整用電圧との和の電
圧と基準点の電圧とを比較的高い周波数で交互に
スイツチングする第2のスイツチング素子と、こ
の第2のスイツチング素子を介して得られるパル
ス状の電圧を平均化することにより圧縮し、その
ときの圧縮電圧をスパン調整後の電圧として出力
する第2平均化回路とで構成し、前記第2のスイ
ツチング素子のオン/オフ時間比を調整すること
によりスパン調整を行うようにしたことを特徴と
するゼロ、スパン調整回路。 A zero adjustment voltage adding means for performing zero adjustment on the input voltage by adding a zero adjustment voltage to the input voltage, and a voltage that has been span adjusted by compressing the sum of the input voltage and the zero adjustment voltage. In a zero and span adjustment circuit comprising a voltage compressing means for outputting a span adjustment, the voltage adding means for zero adjustment compares a voltage of a reference power source with a voltage of a reference power source having a polarity opposite to that of the reference power source. A first switching element that alternately switches at a high frequency, and a pulsed voltage obtained through this first switching element is averaged, and the averaged voltage at that time is used as the zero adjustment voltage to set the input voltage. and a first averaging circuit that outputs an output to add to the input voltage, and performs zero adjustment by adjusting the on/off time ratio of the first switching element. a second switching element that alternately switches the sum of the voltage and the zero adjustment voltage applied by the zero adjustment voltage adding means and the reference point voltage at a relatively high frequency; a second averaging circuit that compresses the pulsed voltage obtained through the element by averaging it and outputs the compressed voltage at that time as a voltage after span adjustment; A zero and span adjustment circuit characterized in that span adjustment is performed by adjusting an on/off time ratio.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352681U JPH0318889Y2 (en) | 1981-06-05 | 1981-06-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352681U JPH0318889Y2 (en) | 1981-06-05 | 1981-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196321U JPS57196321U (en) | 1982-12-13 |
| JPH0318889Y2 true JPH0318889Y2 (en) | 1991-04-22 |
Family
ID=29878952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8352681U Expired JPH0318889Y2 (en) | 1981-06-05 | 1981-06-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318889Y2 (en) |
-
1981
- 1981-06-05 JP JP8352681U patent/JPH0318889Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196321U (en) | 1982-12-13 |
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