JPH0318889Y2 - - Google Patents
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- JPH0318889Y2 JPH0318889Y2 JP8352681U JP8352681U JPH0318889Y2 JP H0318889 Y2 JPH0318889 Y2 JP H0318889Y2 JP 8352681 U JP8352681 U JP 8352681U JP 8352681 U JP8352681 U JP 8352681U JP H0318889 Y2 JPH0318889 Y2 JP H0318889Y2
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- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
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- 238000009499 grossing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 1
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Description
【考案の詳細な説明】
本考案は、各種の分析計や指示調節計等におい
てゼロ調整と感度（スパン）調整とを行うための
ゼロ、スパン調整回路に関する。
てゼロ調整と感度（スパン）調整とを行うための
ゼロ、スパン調整回路に関する。
この種のゼロ、スパン調整回路は、第６図に模
式的に示しているように、基本的には、入力電圧
EINにゼロ調整用電圧e1を加えることによつて該
入力電圧EINに対するゼロ調整を行うゼロ調整用
電圧付加手段Ｘを設けると共に、前記入力電圧
EINとゼロ調整用電圧e1との和の電圧（EIN＋e1）
を圧縮する（β倍する：０≦β≦１）ことによつ
てスパン調整した電圧EOUTを出力するスパン調整
用電圧圧縮手段Ｙとを設けて構成されている。
式的に示しているように、基本的には、入力電圧
EINにゼロ調整用電圧e1を加えることによつて該
入力電圧EINに対するゼロ調整を行うゼロ調整用
電圧付加手段Ｘを設けると共に、前記入力電圧
EINとゼロ調整用電圧e1との和の電圧（EIN＋e1）
を圧縮する（β倍する：０≦β≦１）ことによつ
てスパン調整した電圧EOUTを出力するスパン調整
用電圧圧縮手段Ｙとを設けて構成されている。
而して、かかるゼロ、スパン調整回路として、
従来は、ゼロ、スパン調整をアナログ的に行うよ
うに構成されたものと、デイジタル的に行うよう
に構成されたものとが知られている。
従来は、ゼロ、スパン調整をアナログ的に行うよ
うに構成されたものと、デイジタル的に行うよう
に構成されたものとが知られている。
即ち、第７図は、アナログ方式によるゼロ、ス
パン調整回路を示し、図中、E1，E2は基準電源
電圧、R1はゼロ調整用ボリユームであつて、こ
れらは前記ゼロ調整用電圧付加手段Ｘを構成し、
また、R2はスパン調整用ボリユームであつて、
これは前記スパン調整用電圧圧縮手段Ｙを構成す
る。いま、ゼロ調整用ボリユームR1の可変端子
の位置をα（０〜１）、スパン調整用ボリユーム
R2の可変端子の位置をβ（０〜１）とすると、入
力電圧EINと出力電圧EOUTとの関係は、EOUT＝
｛EIN＋E1−（E1＋E2）α｝×β…(1)で表せる。
パン調整回路を示し、図中、E1，E2は基準電源
電圧、R1はゼロ調整用ボリユームであつて、こ
れらは前記ゼロ調整用電圧付加手段Ｘを構成し、
また、R2はスパン調整用ボリユームであつて、
これは前記スパン調整用電圧圧縮手段Ｙを構成す
る。いま、ゼロ調整用ボリユームR1の可変端子
の位置をα（０〜１）、スパン調整用ボリユーム
R2の可変端子の位置をβ（０〜１）とすると、入
力電圧EINと出力電圧EOUTとの関係は、EOUT＝
｛EIN＋E1−（E1＋E2）α｝×β…(1)で表せる。
この(1)式から、ゼロ調整用ボリユームR1を操
作してαを変化させることによりゼロ調整を行う
ことができること、および、スパン調整用ボリユ
ームR2を操作してβを変化させることによりス
パン調整を行うことができること、が容易に理解
される。
作してαを変化させることによりゼロ調整を行う
ことができること、および、スパン調整用ボリユ
ームR2を操作してβを変化させることによりス
パン調整を行うことができること、が容易に理解
される。
しかしながら、この従来構成に係るアナログ方
式によるゼロ、スパン調整回路においては、 (ア) 調整精度が、主として各ボリユームR1，R2
の直線性、分解能、安定性に依存するため、精
度の向上を図るためには、非常に高価なボリユ
ームが必要となりコストアツプにつながる、 (イ) 各ボリユームR1，R2の可動部分が摩耗し易
くて寿命が短い、 (ウ) ゼロ、スパンの調整を行うに際しては、各ボ
リユームR1，R2を機械的に回動操作する必要
があるため、外部からの制御信号によつてゼ
ロ、スパン調整を行わせるようにすることが困
難である、 等の種々の欠点がある。
式によるゼロ、スパン調整回路においては、 (ア) 調整精度が、主として各ボリユームR1，R2
の直線性、分解能、安定性に依存するため、精
度の向上を図るためには、非常に高価なボリユ
ームが必要となりコストアツプにつながる、 (イ) 各ボリユームR1，R2の可動部分が摩耗し易
くて寿命が短い、 (ウ) ゼロ、スパンの調整を行うに際しては、各ボ
リユームR1，R2を機械的に回動操作する必要
があるため、外部からの制御信号によつてゼ
ロ、スパン調整を行わせるようにすることが困
難である、 等の種々の欠点がある。
一方、第８図は、デイジタル方式によるゼロ、
スパン調整回路を示し、図中、Ｅは基準電源電
圧、DA1はゼロ調整用デイジタル／アナログ変換
器であつて、これらは前記ゼロ調整用電圧付加手
段Ｘを構成し、また、DA2はスパン調整用デイジ
タル／アナログ変換器であつて、これは前記スパ
ン調整用電圧圧縮手段Ｙを構成する。
スパン調整回路を示し、図中、Ｅは基準電源電
圧、DA1はゼロ調整用デイジタル／アナログ変換
器であつて、これらは前記ゼロ調整用電圧付加手
段Ｘを構成し、また、DA2はスパン調整用デイジ
タル／アナログ変換器であつて、これは前記スパ
ン調整用電圧圧縮手段Ｙを構成する。
つまり、前記基準電源電圧Ｅはゼロ調整用デイ
ジタル／アナログ変換器DA1によつてデイジタル
的に制御され、そして、その制御により得られた
ゼロ調整用電圧が入力電圧EINに加算されること
により、ゼロ調整が行われる。更に、前記ゼロ調
整用デイジタル／アナログ変換器DA1から出力さ
れたゼロ調整用電圧と入力電圧EINとの加算電圧
がスパン調整用デイジタル／アナログ変換器DA2
によつてデイジタル的に圧縮制御されて、出力電
圧EOUTのスパン調整が行われる。なお、図中、
VDD，−VDDは印加電圧、DZ1，…，DZNはゼロ制御
用デイジタル信号、DS1，…，DSNはスパン制御デ
イジタル信号である。
ジタル／アナログ変換器DA1によつてデイジタル
的に制御され、そして、その制御により得られた
ゼロ調整用電圧が入力電圧EINに加算されること
により、ゼロ調整が行われる。更に、前記ゼロ調
整用デイジタル／アナログ変換器DA1から出力さ
れたゼロ調整用電圧と入力電圧EINとの加算電圧
がスパン調整用デイジタル／アナログ変換器DA2
によつてデイジタル的に圧縮制御されて、出力電
圧EOUTのスパン調整が行われる。なお、図中、
VDD，−VDDは印加電圧、DZ1，…，DZNはゼロ制御
用デイジタル信号、DS1，…，DSNはスパン制御デ
イジタル信号である。
ところが、この従来構成に係るデイジタル方式
によるゼロ、スパン調整回路においても、 (エ) 各デイジタル／アナログ変換器DA1，DA2中
には能動素子が入つているので、入力電圧EIN
が低い場合には、能動素子の特性上、直線性が
悪くなる、 (オ) 従つて、調整精度を向上させるために、各デ
イジタル／アナログ変換器DA1，DA2の前記直
線性や分解能を高めようとすると、必然的に大
幅なコストアツプを招く、 (カ) 各デイジタル／アナログ変換器DA1，DA2
は、それに使用する素子によつては片極性しか
得られないことがあり、その場合には調整範囲
が狭くなる、 (キ) 各デイジタル／アナログ変換器DA1，DA2専
用の別電源が必要となる、 等の種々の欠点がある。
によるゼロ、スパン調整回路においても、 (エ) 各デイジタル／アナログ変換器DA1，DA2中
には能動素子が入つているので、入力電圧EIN
が低い場合には、能動素子の特性上、直線性が
悪くなる、 (オ) 従つて、調整精度を向上させるために、各デ
イジタル／アナログ変換器DA1，DA2の前記直
線性や分解能を高めようとすると、必然的に大
幅なコストアツプを招く、 (カ) 各デイジタル／アナログ変換器DA1，DA2
は、それに使用する素子によつては片極性しか
得られないことがあり、その場合には調整範囲
が狭くなる、 (キ) 各デイジタル／アナログ変換器DA1，DA2専
用の別電源が必要となる、 等の種々の欠点がある。
そこで、本考案は、上記したような各従来装置
における種々の欠点を解消し得る、新規かつ有用
なゼロ、スパン調整回路を開発・提供せんとする
点に、その目的がある。
における種々の欠点を解消し得る、新規かつ有用
なゼロ、スパン調整回路を開発・提供せんとする
点に、その目的がある。
以下、本考案に係るゼロ、スパン調整回路の具
体的な一実施例を図面（第１図ないし第５図）に
基づいて説明する。
体的な一実施例を図面（第１図ないし第５図）に
基づいて説明する。
第１図において、Ｘは、入力電圧EIN（例えば、
センサーに対して設けられたアンプからの出力電
圧）にゼロ調整用電圧e1を加えることにより該入
力電圧EINに対するゼロ調整を行うゼロ調整用電
圧付加手段Ｘを示し、互いに直列接続されると共
にその間の電圧が０に設定されている２つの基準
電源１，２（この例では、夫々同じ電圧Ｅである
が、互いに異なる電圧でも可）と、その基準電源
１，２の両端における電圧＋Ｅ，−Ｅを比較的高
い周波数で交互にスイツチングする第１のスイツ
チング素子３と、その第１スイツチング素子３を
介して得られるパルス状の電圧を平均化して該平
均化電圧を前記ゼロ調整用電圧e1として前記入力
電圧EINに加えるべく出力する第１の平均化回路
４（この例では、抵抗R1とコンデンサC1とから
成る平滑回路）とで構成されている。
センサーに対して設けられたアンプからの出力電
圧）にゼロ調整用電圧e1を加えることにより該入
力電圧EINに対するゼロ調整を行うゼロ調整用電
圧付加手段Ｘを示し、互いに直列接続されると共
にその間の電圧が０に設定されている２つの基準
電源１，２（この例では、夫々同じ電圧Ｅである
が、互いに異なる電圧でも可）と、その基準電源
１，２の両端における電圧＋Ｅ，−Ｅを比較的高
い周波数で交互にスイツチングする第１のスイツ
チング素子３と、その第１スイツチング素子３を
介して得られるパルス状の電圧を平均化して該平
均化電圧を前記ゼロ調整用電圧e1として前記入力
電圧EINに加えるべく出力する第１の平均化回路
４（この例では、抵抗R1とコンデンサC1とから
成る平滑回路）とで構成されている。
また、Ｙは、前記入力電圧EINと前記ゼロ調整
用電圧付加手段Ｘにより加えられたゼロ調整用電
圧e1との和の電圧（EIN＋e1）を圧縮することに
よつてスパン調整した電圧EOUTを出力するスパン
調整用電圧圧縮手段を示し、前記和の電圧（EIN
＋e1）を比較的高い周波数で交互にスイツチング
する第２のスイツチング素子５と、その第２スイ
ツチング素子５を介して得られるパルス状の電圧
を平均化することにより圧縮して該圧縮電圧をス
パン調整後の電圧として出力する第２の平均化回
路６（この例では、抵抗R2とコンデンサC2とか
ら成る平滑回路で構成されている）とで構成され
ている。
用電圧付加手段Ｘにより加えられたゼロ調整用電
圧e1との和の電圧（EIN＋e1）を圧縮することに
よつてスパン調整した電圧EOUTを出力するスパン
調整用電圧圧縮手段を示し、前記和の電圧（EIN
＋e1）を比較的高い周波数で交互にスイツチング
する第２のスイツチング素子５と、その第２スイ
ツチング素子５を介して得られるパルス状の電圧
を平均化することにより圧縮して該圧縮電圧をス
パン調整後の電圧として出力する第２の平均化回
路６（この例では、抵抗R2とコンデンサC2とか
ら成る平滑回路で構成されている）とで構成され
ている。
なお、前記両スイツチング素子３，５として
は、半導体式のものを利用するのが望ましい。例
えば、これらスイツチング素子３，５は、後で説
明する第４図に示す回路と共に低消費電力のＣ−
MOSICで構成することができる。
は、半導体式のものを利用するのが望ましい。例
えば、これらスイツチング素子３，５は、後で説
明する第４図に示す回路と共に低消費電力のＣ−
MOSICで構成することができる。
いま、前記第１スイツチング素子３を、周期
TZ秒のうちtZ1秒オン側に、tZ2秒オフ側に投入す
るように動作させると、第１平均化回路４に入力
段される電圧は、第２図において実線で示すよう
な変化を示すものとなるが、この第１平均化回路
４により平均化されて出力される電圧（つまり、
前記入力電圧EINに対して付加されるゼロ調整用
電圧）e1は、第２図において点線で示すようにな
る。つまり、その出力電圧e1は、 e1＝tZ1／TZ×ETtZ2／TZ×（−Ｅ） ＝tZ1−tZ2／TZ×Ｅ ＝TZ−2tZ2／TZ×Ｅ ＝（１−２tZ2／TZ）×Ｅ ……(2) で表されるから、この(2)式において、tZ2／TZを
０〜１の範囲で変化させると、第１平均化回路４
からの出力電圧e1は、＋Ｅ〜−Ｅの範囲で変化す
ることが明らかである。従つて、前記第１スイツ
チング素子３のオン／オフ時間比（デユーテイ
比）を制御してtZ2／TZを適宜の値に設定するこ
とにより、ゼロ調整が可能であることが判る。
TZ秒のうちtZ1秒オン側に、tZ2秒オフ側に投入す
るように動作させると、第１平均化回路４に入力
段される電圧は、第２図において実線で示すよう
な変化を示すものとなるが、この第１平均化回路
４により平均化されて出力される電圧（つまり、
前記入力電圧EINに対して付加されるゼロ調整用
電圧）e1は、第２図において点線で示すようにな
る。つまり、その出力電圧e1は、 e1＝tZ1／TZ×ETtZ2／TZ×（−Ｅ） ＝tZ1−tZ2／TZ×Ｅ ＝TZ−2tZ2／TZ×Ｅ ＝（１−２tZ2／TZ）×Ｅ ……(2) で表されるから、この(2)式において、tZ2／TZを
０〜１の範囲で変化させると、第１平均化回路４
からの出力電圧e1は、＋Ｅ〜−Ｅの範囲で変化す
ることが明らかである。従つて、前記第１スイツ
チング素子３のオン／オフ時間比（デユーテイ
比）を制御してtZ2／TZを適宜の値に設定するこ
とにより、ゼロ調整が可能であることが判る。
また、前記第２スイツチング素子５を、上記第
１スイツチング素子３と同様にして、周期TS秒
のうちtS1秒オン側に、tS2秒オフ側に投入するよ
うに動作させると、第２平均化回路６に入力段さ
れる電圧は、第３図において実線で示すような変
化を示すものとなるが、この第２平均化回路６に
より平均化されて出力される電圧EOUTは、第３図
において点線で示すようになる。つまり、その第
２平均化回路６からの出力電圧EOUTは、 EOUT＝（EIN＋e1）×tS1／TS ＋０×tS2／TS ＝（EIN＋e1）×tS1／TS ……(3) で表されることが明らかであり、この(3)式から、
第２平均化回路６からの出力電圧EOUTは、上記し
たゼロ調整後の電圧（EIN＋e1）をtS1／TS倍に圧
縮したものになることが判る。従つて、前記第２
スイツチング素子５のオン／オフ時間比（デユー
テイ比）を制御してtS1／TSを適宜の値に制御す
ることによつて、スパン調整を行うことができ
る。
１スイツチング素子３と同様にして、周期TS秒
のうちtS1秒オン側に、tS2秒オフ側に投入するよ
うに動作させると、第２平均化回路６に入力段さ
れる電圧は、第３図において実線で示すような変
化を示すものとなるが、この第２平均化回路６に
より平均化されて出力される電圧EOUTは、第３図
において点線で示すようになる。つまり、その第
２平均化回路６からの出力電圧EOUTは、 EOUT＝（EIN＋e1）×tS1／TS ＋０×tS2／TS ＝（EIN＋e1）×tS1／TS ……(3) で表されることが明らかであり、この(3)式から、
第２平均化回路６からの出力電圧EOUTは、上記し
たゼロ調整後の電圧（EIN＋e1）をtS1／TS倍に圧
縮したものになることが判る。従つて、前記第２
スイツチング素子５のオン／オフ時間比（デユー
テイ比）を制御してtS1／TSを適宜の値に制御す
ることによつて、スパン調整を行うことができ
る。
ここで、上記第１図の回路におけるゼロ、スパ
ン調整の関係式をひとつの式で表せば、前記(3)式
に前記(2)式を代入して、 EOUT＝｛EIN＋（１−2α′）Ｅ｝×β′ ……(4) （但し、α′＝tZ2／TZ，β′＝tS1／TS）となる。
ン調整の関係式をひとつの式で表せば、前記(3)式
に前記(2)式を代入して、 EOUT＝｛EIN＋（１−2α′）Ｅ｝×β′ ……(4) （但し、α′＝tZ2／TZ，β′＝tS1／TS）となる。
なお、前記両スイツチング素子３，５のスイツ
チング動作の制御は、例えばワンシヨツト回路を
用いて行わせることもできるが、その場合にはア
ナログ的な制御となるために精度的にはあまり良
くなく、従つて、第４図に例示するようなデイジ
タル制御回路を用いるのが望ましい。
チング動作の制御は、例えばワンシヨツト回路を
用いて行わせることもできるが、その場合にはア
ナログ的な制御となるために精度的にはあまり良
くなく、従つて、第４図に例示するようなデイジ
タル制御回路を用いるのが望ましい。
この第４図において、７は発振器、８はＩ／Ｎ
分周器、９はプリセツトカウンター、１０はフリ
ツププロツプである。この回路においては、発振
器７の発振信号を分周器８によりＩ／Ｎ分周し、
その分周された信号の立ち上がりにより、プリセ
ツトカウンター９のプリセツトとフリツプフロツ
プ１０のセツトとを行う。プリセツトが行われる
と、プリセツトカウンター９が発振器７からの発
振信号のカウントを開始する。そして、そのカウ
ント値がプリセツトカウンター９の最大値（プリ
セツト値）になるとキヤリーアウト信号が発せら
れ、フリツプフロツプ１０がリセツトされる。つ
まり、前記プリセツト値を適宜調整することによ
り、キヤリーアウト信号の発せられるタイミング
を任意にコントロールでき、これにより、フリツ
プフロツプ１０のセツト、リセツト時間を制御で
きる。従つて、フリツプフロツプ１０の出力端子
Ｑに現れる信号で前記スイツチング素子３または
５のスイツチング動作を制御すれば、前記(2)，
(3)，(4)式におけるα′（tZ2／TZ）またはβ′（＝tS1
／
TS）をデイジタル的に制御できる。なお、第５
図は第４図の回路における各部の信号波形を示し
ている。
分周器、９はプリセツトカウンター、１０はフリ
ツププロツプである。この回路においては、発振
器７の発振信号を分周器８によりＩ／Ｎ分周し、
その分周された信号の立ち上がりにより、プリセ
ツトカウンター９のプリセツトとフリツプフロツ
プ１０のセツトとを行う。プリセツトが行われる
と、プリセツトカウンター９が発振器７からの発
振信号のカウントを開始する。そして、そのカウ
ント値がプリセツトカウンター９の最大値（プリ
セツト値）になるとキヤリーアウト信号が発せら
れ、フリツプフロツプ１０がリセツトされる。つ
まり、前記プリセツト値を適宜調整することによ
り、キヤリーアウト信号の発せられるタイミング
を任意にコントロールでき、これにより、フリツ
プフロツプ１０のセツト、リセツト時間を制御で
きる。従つて、フリツプフロツプ１０の出力端子
Ｑに現れる信号で前記スイツチング素子３または
５のスイツチング動作を制御すれば、前記(2)，
(3)，(4)式におけるα′（tZ2／TZ）またはβ′（＝tS1
／
TS）をデイジタル的に制御できる。なお、第５
図は第４図の回路における各部の信号波形を示し
ている。
以上詳述したところから明らかなように、本考
案に係るゼロ、スパン調整回路によれば、入力電
圧にゼロ調整用電圧を加えることにより前記入力
電圧に対するゼロ調整を行うゼロ調整用電圧付加
手段を、基準電源の電圧とこの基準電源の反対の
極性を持つ基準電源の電圧とを比較的高い周波数
で交互にスイツチングする第１のスイツチング素
子と、この第１のスイツチング素子を介して得ら
れるパルス状の電圧を平均化し、そのときの平均
化電圧を前記ゼロ調整用電圧として前記入力電圧
に加えるべく出力する第１の平均化回路とで構成
し、前記第１のスイツチング素子のオン／オフ時
間比を調整することによりゼロ調整を行うと共
に、前記スパン調整用電圧圧縮手段を、前記入力
電圧と前記ゼロ調整用電圧付加手段により加えら
れたゼロ調整用電圧との和の電圧と基準点の電圧
とを比較的高い周波数で交互にスイツチングする
第２のスイツチング素子と、この第２のスイツチ
ング素子を介して得られるパルス状の電圧を平均
化することにより圧縮し、そのときの圧縮電圧を
スパン調整後の電圧として出力する第２平均化回
路とで構成し、前記第２のスイツチング素子のオ
ン／オフ時間比を調整することによりスパン調整
を行うようにしているので、 前記(2)，(3)，(4)式から理解できるように、ス
イツチング素子のオン／オフ時間比の調整によ
つてのみゼロ、スパン調整が可能であり、従つ
て、調整精度を向上させるためには、スイツチ
ング素子を制御する回路の分解能を上げさえす
ればよく、比較的低モストの部品で高い精度を
得ることが可能である。また、調整精度はスイ
ツチング素子のオン／オフ時間比のみに依存
し、周期は極端に長くないかぎり精度に影響を
与えないので、スイツチング素子を制御する回
路に用いる発振器としては安価なものが使用で
き、この点でもコスト的に有利である、 スイツチング素子は、例えば前記第４図に例
示したような回路からの信号により動作させる
ことができ、従つて、外部からの制御信号を与
えることによつて、ゼロ、スパン調整を外部か
ら容易に制御することができる、 スイツチング素子およびそれに対する制御回
路を含めて、低消費電力のＣ−MOSICで構成
することも可能であるから、バツテリー駆動に
よつて動作させることができる。また、従来の
ように別途に専用電源を設ける必要もない、 Ｄ／Ａ変換器を用いた従来回路では、デイジ
タル制御するための制御スイツチのオン抵抗が
問題となることがあるが、本考案回路では、前
記(2)，(3)，(4)式から理解されるように、スイツ
チング素子の抵抗は精度に影響を与えることが
少ない、 Ｄ／Ａ変換器を用いた従来回路と異なり、本
考案回路は能動素子を使用していないので、入
力電圧が低い場合でも直線性が良好であり、ま
た、オフセツトが発生することもない、 スイツチング素子を半導体で構成することに
より長寿命化が図れる、 等といつた、従来装置における欠点を解消し得る
実用上極めて優れた効果が発揮される。
案に係るゼロ、スパン調整回路によれば、入力電
圧にゼロ調整用電圧を加えることにより前記入力
電圧に対するゼロ調整を行うゼロ調整用電圧付加
手段を、基準電源の電圧とこの基準電源の反対の
極性を持つ基準電源の電圧とを比較的高い周波数
で交互にスイツチングする第１のスイツチング素
子と、この第１のスイツチング素子を介して得ら
れるパルス状の電圧を平均化し、そのときの平均
化電圧を前記ゼロ調整用電圧として前記入力電圧
に加えるべく出力する第１の平均化回路とで構成
し、前記第１のスイツチング素子のオン／オフ時
間比を調整することによりゼロ調整を行うと共
に、前記スパン調整用電圧圧縮手段を、前記入力
電圧と前記ゼロ調整用電圧付加手段により加えら
れたゼロ調整用電圧との和の電圧と基準点の電圧
とを比較的高い周波数で交互にスイツチングする
第２のスイツチング素子と、この第２のスイツチ
ング素子を介して得られるパルス状の電圧を平均
化することにより圧縮し、そのときの圧縮電圧を
スパン調整後の電圧として出力する第２平均化回
路とで構成し、前記第２のスイツチング素子のオ
ン／オフ時間比を調整することによりスパン調整
を行うようにしているので、 前記(2)，(3)，(4)式から理解できるように、ス
イツチング素子のオン／オフ時間比の調整によ
つてのみゼロ、スパン調整が可能であり、従つ
て、調整精度を向上させるためには、スイツチ
ング素子を制御する回路の分解能を上げさえす
ればよく、比較的低モストの部品で高い精度を
得ることが可能である。また、調整精度はスイ
ツチング素子のオン／オフ時間比のみに依存
し、周期は極端に長くないかぎり精度に影響を
与えないので、スイツチング素子を制御する回
路に用いる発振器としては安価なものが使用で
き、この点でもコスト的に有利である、 スイツチング素子は、例えば前記第４図に例
示したような回路からの信号により動作させる
ことができ、従つて、外部からの制御信号を与
えることによつて、ゼロ、スパン調整を外部か
ら容易に制御することができる、 スイツチング素子およびそれに対する制御回
路を含めて、低消費電力のＣ−MOSICで構成
することも可能であるから、バツテリー駆動に
よつて動作させることができる。また、従来の
ように別途に専用電源を設ける必要もない、 Ｄ／Ａ変換器を用いた従来回路では、デイジ
タル制御するための制御スイツチのオン抵抗が
問題となることがあるが、本考案回路では、前
記(2)，(3)，(4)式から理解されるように、スイツ
チング素子の抵抗は精度に影響を与えることが
少ない、 Ｄ／Ａ変換器を用いた従来回路と異なり、本
考案回路は能動素子を使用していないので、入
力電圧が低い場合でも直線性が良好であり、ま
た、オフセツトが発生することもない、 スイツチング素子を半導体で構成することに
より長寿命化が図れる、 等といつた、従来装置における欠点を解消し得る
実用上極めて優れた効果が発揮される。
第１図ないし第５図は本考案の一実施例を説明
するためのものであつて、第１図は本考案に係る
ゼロ、スパン調整回路を示す回路図であり、第２
図および第３図は、夫々、その要部の動作説明図
であり、第４図は第１図の実施例回路におけるス
イツチング素子を動作させるための一回路例を示
す回路図であり、また、第５図は第４図の回路の
各部における波形図を示している。そして、第６
図ないし第８図は本考案の技術的背景ならびに従
来問題を説明するためのものであつて、第６図は
一般的なゼロ、スパン調整回路の基本的構成を示
す模式図であり、第７図および第８図は夫々従来
構成のゼロ、スパン調整回路を示している。 Ｘ……ゼロ調整用電圧付加手段、EIN……入力
電圧、e1……ゼロ調整用電圧、Ｙ……スパン調整
用電圧圧縮手段、EOUT……出力電圧、１，２……
基準電源、３……第１スイツチング素子、４……
第１平均化回路、５……第２スイツチング素子、
６……第２平均化回路。
するためのものであつて、第１図は本考案に係る
ゼロ、スパン調整回路を示す回路図であり、第２
図および第３図は、夫々、その要部の動作説明図
であり、第４図は第１図の実施例回路におけるス
イツチング素子を動作させるための一回路例を示
す回路図であり、また、第５図は第４図の回路の
各部における波形図を示している。そして、第６
図ないし第８図は本考案の技術的背景ならびに従
来問題を説明するためのものであつて、第６図は
一般的なゼロ、スパン調整回路の基本的構成を示
す模式図であり、第７図および第８図は夫々従来
構成のゼロ、スパン調整回路を示している。 Ｘ……ゼロ調整用電圧付加手段、EIN……入力
電圧、e1……ゼロ調整用電圧、Ｙ……スパン調整
用電圧圧縮手段、EOUT……出力電圧、１，２……
基準電源、３……第１スイツチング素子、４……
第１平均化回路、５……第２スイツチング素子、
６……第２平均化回路。
Claims (1)
- 入力電圧にゼロ調整用電圧を加えることにより
前記入力電圧に対するゼロ調整を行うゼロ調整用
電圧付加手段と、前記入力電圧とゼロ調整用電圧
との和の電圧を圧縮することによりスパン調整し
た電圧を出力するスパン調整用電圧圧縮手段とを
備えてなるゼロ、スパン調整回路において、前記
ゼロ調整用電圧付加手段を、基準電源の電圧とこ
の基準電源の反対の極性を持つ基準電源の電圧と
を比較的高い周波数で交互にスイツチングする第
１のスイツチング素子と、この第１のスイツチン
グ素子を介して得られるパルス状の電圧を平均化
し、そのときの平均化電圧を前記ゼロ調整用電圧
として前記入力電圧に加えるべく出力する第１の
平均化回路とで構成し、前記第１のスイツチング
素子のオン／オフ時間比を調整することによりゼ
ロ調整を行うと共に、前記スパン調整用電圧圧縮
手段を、前記入力電圧と前記ゼロ調整用電圧付加
手段により加えられたゼロ調整用電圧との和の電
圧と基準点の電圧とを比較的高い周波数で交互に
スイツチングする第２のスイツチング素子と、こ
の第２のスイツチング素子を介して得られるパル
ス状の電圧を平均化することにより圧縮し、その
ときの圧縮電圧をスパン調整後の電圧として出力
する第２平均化回路とで構成し、前記第２のスイ
ツチング素子のオン／オフ時間比を調整すること
によりスパン調整を行うようにしたことを特徴と
するゼロ、スパン調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352681U JPH0318889Y2 (ja) | 1981-06-05 | 1981-06-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352681U JPH0318889Y2 (ja) | 1981-06-05 | 1981-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196321U JPS57196321U (ja) | 1982-12-13 |
| JPH0318889Y2 true JPH0318889Y2 (ja) | 1991-04-22 |
Family
ID=29878952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8352681U Expired JPH0318889Y2 (ja) | 1981-06-05 | 1981-06-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318889Y2 (ja) |
-
1981
- 1981-06-05 JP JP8352681U patent/JPH0318889Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196321U (ja) | 1982-12-13 |
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