JPH03189746A - System controller - Google Patents
System controllerInfo
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- JPH03189746A JPH03189746A JP33082889A JP33082889A JPH03189746A JP H03189746 A JPH03189746 A JP H03189746A JP 33082889 A JP33082889 A JP 33082889A JP 33082889 A JP33082889 A JP 33082889A JP H03189746 A JPH03189746 A JP H03189746A
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- 239000000872 buffer Substances 0.000 claims abstract description 19
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 2
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシステム制御装置に関し、特に情報処理システ
ム等のスーパーコンピューターの高速演算主記憶装置へ
のリクエスト制御を行うシステム制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a system control device, and more particularly to a system control device that controls requests to a high-speed calculation main storage device of a supercomputer such as an information processing system.
従来、この種のシステム制御装置は、高速演算処理装置
から高速演算主記憶装置へのブロックデータ転送リクエ
ストと入出力制御装置から高速演算主記憶装置への競合
時、競合する個々のリクエストの優先制御を行い、双方
の各リクエストが連続する場合、交互に双方のリクエス
トが処理されるシステム制御装置であった。Conventionally, this type of system control device has prioritized control of individual competing requests when there is contention between a block data transfer request from a high-speed processing unit to a high-speed processing main memory and an input/output control unit to a high-speed processing main storage. It was a system control device that processes both requests alternately when both requests are consecutive.
上述した従来のシステム制御装置に対する今日のシステ
ム制御は、高速演算処理装置のより高速かつ大量のデー
タ処理に伴い、高速演算処理装置から高速演算主記憶装
置への大量のブロックデータ転送及び、入出力制御装置
の高速化及び、ユーザープログラムにより入出力制御装
置から高速演算主記憶装置へのリクエストの頻度の増大
の為、高速演算処理装置から高速演算主記憶装置へのブ
ロックデータ転送リクエストと、入出力制御装置から高
速演算主記憶装置へのデータ転送リクエストとの競合が
頻度に発生し、入出力制御装置の処理時間にシステム制
御装置の入出力制御装置からのリクエスト処理時間が追
いつかなくなるという問題がある。Today's system control for the conventional system control device described above requires transfer of large amounts of block data from the high-speed processing device to the high-speed main storage device, input/output, etc., as the high-speed processing device processes a large amount of data at higher speeds. In order to increase the speed of the control device and increase the frequency of requests from the input/output control device to the high-speed calculation main storage device due to user programs, block data transfer requests from the high-speed calculation processing device to the high-speed calculation main storage device and input/output There is a problem that conflicts with data transfer requests from the control device to the high-speed calculation main storage device occur frequently, and the processing time of requests from the system control device from the input/output control device cannot keep up with the processing time of the input/output control device. .
本発明のシステム制御装置は、高速情報処理システムの
高速演算装置と高速演算主記憶装置間のデータ転送リク
エスト処理と、入出力制御装置から高速演算主記憶装置
へのデータ転送のリクエスト処理の制御を行うシステム
制御装置において、入出力制御装置からのｍ個のリクエ
ストを受信及び保持可能な入出力リクエスト受信バッフ
ァを存する入出力リクエスト部と、高速演算処理装置か
な高速演算主記憶装置へのブロックデータ転送リクエス
トと、入出力制御装置から高速演算主記憶装置への入出
力リクエスト受信バッファに保持されているｍ個のリク
エストとの競合時の優先制御において、入出力リクエス
ト受信バッファに保持されているｍ個のリクエストの内
高速演算処理装置から高速演算主記憶装置へのブロック
データ転送リクエストより優先されるｎ個のリクエスト
を決定する変更可能な入出力リクエストカウンタを有し
ている。The system control device of the present invention controls data transfer request processing between a high-speed arithmetic unit and a high-speed arithmetic main storage device of a high-speed information processing system, and data transfer request processing from an input/output control device to a high-speed arithmetic main storage device. In the system control device that performs the processing, there is an input/output request section that includes an input/output request receiving buffer that can receive and hold m requests from the input/output control device, and a high-speed arithmetic processing device that transfers block data to the high-speed arithmetic main storage device. In priority control when a request conflicts with m requests held in the input/output request receiving buffer from the input/output control device to the high-speed calculation main memory, m requests held in the input/output request receiving buffer It has a changeable input/output request counter that determines which of the n requests are given priority over the block data transfer request from the high-speed processing unit to the high-speed processing main storage.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例はｍ個の入出力リクエスト受信バッファ
を有する入出力リクエスト部で構成するシステム制御装
置である。FIG. 1 shows an embodiment of the invention. In FIG. 1, one embodiment of the present invention is a system control device comprising an input/output request section having m input/output request receiving buffers.
入出力制御装置１は、システム制御装置４の入出力リク
エスト部１０と、入出力リクエスト制御４０と入出力リ
クエストデータ３ｏとで接続している。高速演算処理装
置２は、システム制御装置４の高速演算リクエスト部１
２と、高速演算リクエスト制御４２と高速演算リクエス
トデータ３２とで接続している。高速演算主記憶装置３
は、システム制御装置４の高速演算主記憶リクエスト部
１３の、高速演算主記憶リクエスト制御４５と高速演算
主記憶リクエストデータ３４とで接続している。The input/output control device 1 is connected to the input/output request section 10 of the system control device 4, the input/output request control 40, and the input/output request data 3o. The high-speed arithmetic processing device 2 is a high-speed arithmetic processing unit 1 of the system control device 4.
2, high-speed calculation request control 42, and high-speed calculation request data 32. High-speed calculation main memory device 3
is connected by the high-speed calculation main memory request control 45 of the high-speed calculation main memory request unit 13 of the system control device 4 and the high-speed calculation main memory request data 34 .
入出力リクエスト部１０は、ｍ個の入出力リクエスト受
信バッファ２０を有し、リクエスト制御部１１と入出力
リクエスト制御４１で接続し、高速演算主記憶リクエス
ト部１３と、入出力リクエストデータ３１とで接続して
いる。The input/output request unit 10 has m input/output request reception buffers 20, is connected to the request control unit 11 through the input/output request control 41, and is connected to the high-speed calculation main memory request unit 13 and the input/output request data 31. Connected.
リクエスト制御部１１は、初期状態制御装置５と初期値
制御４６で接続し設定される変更可能な最大カウント数
ｎの入出力リクエストカウンタ２１を有し、高速演算リ
クエスト部１２と高速演算リクエスト制御４３で接続し
又、高速演算主記憶リクエスト部１３と、高速演算主記
憶リクエスト制御４４で接続している。高速演算リクエ
スト部１２と高速演算主記憶リクエスト部１３は、高速
演算リクエストデータ３３にて接続している。The request control unit 11 has an input/output request counter 21 with a changeable maximum count number n that is connected to and set by the initial state control device 5 and an initial value control 46, and has a high-speed calculation request unit 12 and a high-speed calculation request control 43. It is also connected to the high-speed calculation main memory request section 13 and the high-speed calculation main memory request control 44. The high-speed calculation request unit 12 and the high-speed calculation main memory request unit 13 are connected via high-speed calculation request data 33.
次に動作について説明すると、高速演算処理装置２から
送出される高速演算主記憶装置３へのリクエストは、高
速演算リクエスト制御４２を通じて高速演算リクエスト
部１２へ転送され、さらに高速演算リクエスト制御４３
を通じてリクエスト制御１１へ転送される。リクエスト
制御１１は、高速演算処理装置２から高速演算主記憶装
置３へのリクエストを受信すると、入出力制御装置１か
ら高速演算主記憶装置３へのリクエストとの競合が無い
事を調べ高速演算主記憶リクエスト制御４４を通じて高
速演算主記憶リクエスト部１３へ転送する。Next, to explain the operation, a request sent from the high-speed arithmetic processing device 2 to the high-speed arithmetic main storage device 3 is transferred to the high-speed arithmetic request unit 12 through the high-speed arithmetic request control 42, and further transferred to the high-speed arithmetic request unit 12 via the high-speed arithmetic request control 43.
The request is transferred to the request control 11 through. When the request control 11 receives a request from the high-speed arithmetic processing device 2 to the high-speed arithmetic main storage device 3, it checks to see that there is no conflict with a request from the input/output control device 1 to the high-speed arithmetic main memory device 3, and sends the request to the high-speed arithmetic main memory device 3. It is transferred to the high-speed calculation main memory request unit 13 via the storage request control 44.
リクエスト制御１１は、リクエストの競合があった場合
、高速演算リクエスト制御４３を通じ高速演算リクエス
ト部１２にリクエストの保持を通知し、入出力制御装置
１から高速演算主記憶装置３へのリクエスト処理が入出
力リクエストカウンタ２１までの入出力リクエスト受信
バッファ内リクエスト数分終了するのを待ちふたたび高
速演算処理装置２から高速演算主記憶装置３へのリクエ
ストを高速演算リクエスト部１２から受は取り、高速演
算主記憶リクエスト部１３へ転送する。If there is a request conflict, the request control 11 notifies the high-speed calculation request unit 12 through the high-speed calculation request control 43 that the request is to be held, and the request processing is input from the input/output control device 1 to the high-speed calculation main storage 3. Wait until the number of requests in the input/output request reception buffer has been completed up to the output request counter 21, and then receive the request from the high-speed arithmetic processing unit 2 to the high-speed arithmetic main storage device 3 from the high-speed arithmetic request unit 12, and send it to the high-speed arithmetic main memory The data is transferred to the storage request unit 13.
高速演算主記憶リクエスト部１３に転送された高速演算
処理装置２からの高速演算主記憶装置３へのリクエスト
は、高速演算主記憶リクエスト制御４５にて高速演算主
記憶装置３へ転送され、高速演算処理装置２の高速演算
主記憶３とのブロックデータ転送処理が開始される。The request to the high-speed calculation main storage device 3 from the high-speed calculation processing device 2 transferred to the high-speed calculation main memory request unit 13 is transferred to the high-speed calculation main storage device 3 by the high-speed calculation main memory request control 45, Block data transfer processing with the high-speed calculation main memory 3 of the processing device 2 is started.
ブロックデータ転送において使用される制御信号の経路
は、高速演算主記憶装置３．高速演算主記憶リクエスト
制御４５．高速演算主記憶リクエスト部１３．高速演算
主記憶リクエスト制御４４゜リクエスト制御１１．高速
演算リクエスト制御４３、高速演算リクエスト部１２．
高速演算リクエスト制御４２．高速演算処理装置２であ
り、データ転送経路は、制御信号経路のリクエスト制御
部１１を除く各ブロックとそれを接続している高速演算
主記憶リクエストデータ３４．高速演算リクエストデー
タ３３，３２である。The path of the control signal used in block data transfer is the high-speed operation main memory 3. High-speed calculation main memory request control 45. High-speed calculation main memory request unit 13. High-speed calculation main memory request control 44° request control 11. High-speed calculation request control 43, high-speed calculation request section 12.
High-speed calculation request control 42. It is a high-speed arithmetic processing device 2, and the data transfer path includes each block except the request control unit 11 on the control signal path and the high-speed arithmetic main memory request data 34. These are high-speed calculation request data 33 and 32.
連続する高速演算処理装置２と高速演算主記憶装置３と
のブロック転送リクエスト処理において、リクエスト制
御部１１にて入出力制御装置１からの高速演算主記憶装
置３へのリクエストを監視しリクエストが発生すると連
続するブロック転送のリクエストの切れ目を見つけ出し
入出力リクエストカウンタ２１までの入出力リクエスト
バッファ２０に保持されているリクエストを優先に処理
する制御を行う。In block transfer request processing between the consecutive high-speed arithmetic processing device 2 and the high-speed arithmetic main storage device 3, the request control unit 11 monitors the request from the input/output control device 1 to the high-speed arithmetic main storage device 3 and generates a request. Then, a break in consecutive block transfer requests is found, and control is performed to prioritize requests held in the input/output request buffer 20 up to the input/output request counter 21.
入出力制御装置１から高速演算主記憶装置３へのリクエ
ストは、入出力リクエスト制御４０を通じ入出力リクエ
スト部工０の入出力リクエスト受信バッファ２０に転送
され、さらに、入出力リクエスト制御４１を通じリクエ
スト制御部１１に転送される。A request from the input/output control device 1 to the high-speed calculation main storage device 3 is transferred to the input/output request reception buffer 20 of the input/output request section 0 through the input/output request control 40, and is further transferred to the input/output request reception buffer 20 of the input/output request section 0 through the input/output request control 41. The information is transferred to section 11.
リクエスト制御部１１に転送された入出力制御装置１か
らの高速演算主記憶装置３へのリクエストは、高速演算
処理装置２から高速演算主記憶装置３へのリクエストと
の競合の有無を調べ競合が無い場合は、高速演算主記憶
リクエスト制御４４を通じ、高速演算主記憶リクエスト
部１３を経由し、高速演算主記憶装置３ヘリクエストを
転送する。The request to the high-speed calculation main storage device 3 from the input/output control device 1 transferred to the request control unit 11 is checked to see if there is a conflict with a request from the high-speed calculation processing device 2 to the high-speed calculation main storage device 3. If there is no such request, the request is transferred to the high-speed calculation main memory device 3 via the high-speed calculation main memory request unit 13 through the high-speed calculation main memory request control 44 .
リクエストの競合が有った場合、入出力リクエストカウ
ンタ２１のカウンタ数までの入出力リクエスト受信バッ
ファ２０に保持されているリクエストを優先し処理をす
る。カウンタ数に入出力リクエスト受信バッファ２０に
保持されているリクエスト数が満たない場合はそのリク
エスト数分りクエスト処理を優先しその後高速演算処理
装置２からのリクエストを処理する。高速演算主記憶装
置３へ転送された入出力制御装置１からのリクエストは
、データ転送処理が開始され、使用する経路は、制御信
号については、入出力リクエスト受信バッファ２０と、
入出力リクエストカウンタ２１を除きリクエストが転送
された経路と同様の経路が使用される。If there is a conflict of requests, requests held in the input/output request receiving buffer 20 up to the number of input/output request counters 21 are processed with priority. If the number of requests held in the input/output request reception buffer 20 is less than the counter number, priority is given to processing quests corresponding to the number of requests, and then requests from the high-speed arithmetic processing device 2 are processed. Data transfer processing is started for the request from the input/output control device 1 transferred to the high-speed calculation main storage device 3, and the route used is the input/output request receiving buffer 20 for the control signal.
The same route as the route through which the request was transferred is used, except for the input/output request counter 21.
データ転送経路は、制御信号の経路からリクエスト制御
部１１を除いた各ブロックと、高速演算主記憶リクエス
トデータ３４．入出力リクエストデータ３１，３０を使
用する。The data transfer path includes each block excluding the request control unit 11 from the control signal path, and the high-speed calculation main memory request data 34. The input/output request data 31 and 30 are used.
リクエスト制御部１１に有する入出力リクエストカウン
タ２１は、可変式であり、初期状態制御装置５より初期
値制御４６を通じ初期値ｎを装置立上げ時設定する。The input/output request counter 21 included in the request control unit 11 is of a variable type, and the initial value n is set by the initial state control device 5 through the initial value control 46 when the device is started up.
高速演算処理装置２からのリクエストと競合する入出力
制御装置１からのリクエスト数が入出力リクエストカウ
ンタ２１の設定値に満たない場合は、入出力リクエスト
受信バッファ２０に保持されているリクエスト数を優先
処理し、処理後入出力リクエストカウンタ２１は、初期
値に設定される。If the number of requests from the input/output control device 1 competing with requests from the high-speed arithmetic processing device 2 is less than the set value of the input/output request counter 21, priority is given to the number of requests held in the input/output request reception buffer 20. After processing, the input/output request counter 21 is set to an initial value.
以上説明したように本発明は、入出力制御装置から高速
演算主記憶装置へのリクエストと高速演算処理装置から
高速演算主記憶装置へのリクエストとの競合時優先処理
する入出力制御装置から高速演算主記憶装置へのリクエ
ストの数をユーザーソフトにより可変にする事により、
高速演算主記憶装置へのリクエストを効率よく制御可能
となり、多種多様なユーザーソフトに対応可能となる効
果がある。As explained above, the present invention provides high-speed processing from an input/output control device that prioritizes processing when there is a conflict between a request from an input/output control device to a high-speed calculation main storage device and a request from a high-speed calculation processing device to a high-speed calculation main storage device. By making the number of requests to the main memory variable by user software,
This has the effect of making it possible to efficiently control requests to the high-speed arithmetic main memory and being compatible with a wide variety of user software.
御部、１２・・・高速演算リクエスト部、１３・・・高
速演算主記憶リクエスト部、２０・・・入出力リクエス
ト受信バッファ、２１・・・入出力リクエストカウンタ
。Control unit, 12... High speed calculation request unit, 13... High speed calculation main memory request unit, 20... I/O request receiving buffer, 21... Input/output request counter.
Claims (1)
記憶装置間のデータ転送リクエスト処理と、入出力制御
装置から高速演算主記憶装置へのデータ転送のリクエス
ト処理の制御を行うシステム制御装置において、入出力
制御装置からのｍ個のリクエストを受信及び保持可能な
入出力リクエスト受信バッファを有する入出力リクエス
ト部と、高速演算処理装置から高速演算主記憶装置への
ブロックデータ転送リクエストと、入出力制御装置から
高速演算主記憶装置への入出力リクエスト受信バッファ
に保持されているｍ個のリクエストとの競合時の優先制
御において、入出力リクエスト受信バッファに保持され
ているｍ個のリクエストの内高速演算処理装置から高速
演算主記憶装置へのブロックデータ転送リクエストより
優先されるｎ個のリクエストを決定する変更可能な入出
力リクエストカウンタを有し、高速演算処理装置から高
速演算主記憶装置へのブロックデータ転送リクエストと
、入出力制御装置から高速演算主記憶装置へのリクエス
トとの競合時、入出力リクエスト受信バッファに保持さ
れるｍ個のリクエストの内入出力リクエストカウンタに
より決定される最大ｎ個のリクエストを必ず優先してリ
クエスト制御を行うリクエスト制御部を具備する事を特
徴とするシステム制御装置。In a system control device that controls data transfer request processing between a high-speed processing unit and a high-speed processing main storage device of a high-speed information processing system, and data transfer request processing from an input/output control device to a high-speed processing main storage device, An input/output request section having an input/output request receiving buffer capable of receiving and holding m requests from the output control device, a block data transfer request from the high-speed processing device to the high-speed processing main storage device, and the input/output control device. High-speed processing from input/output requests to the main storage device In priority control when competing with m requests held in the input/output request receiving buffer, high-speed processing of m requests held in the input/output request receiving buffer is performed. It has a changeable input/output request counter that determines which n requests are prioritized over block data transfer requests from the device to the high-speed processing main memory, and blocks data transfer from the high-speed processing unit to the high-speed processing main memory is provided. When a request conflicts with a request from the input/output control unit to the high-speed calculation main memory, a maximum of n requests determined by the input/output request counter among the m requests held in the input/output request reception buffer are A system control device characterized by comprising a request control section that always performs request control with priority.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330828A JP2586157B2 (en) | 1989-12-19 | 1989-12-19 | System control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330828A JP2586157B2 (en) | 1989-12-19 | 1989-12-19 | System control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189746A true JPH03189746A (en) | 1991-08-19 |
| JP2586157B2 JP2586157B2 (en) | 1997-02-26 |
Family
ID=18236999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330828A Expired - Lifetime JP2586157B2 (en) | 1989-12-19 | 1989-12-19 | System control unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586157B2 (en) |
-
1989
- 1989-12-19 JP JP1330828A patent/JP2586157B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586157B2 (en) | 1997-02-26 |
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